MOSFET

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n型MOS FET

MOSFET: metal-oxide-semiconductor field-effect transistor)は、電界効果トランジスタ (FET) の一種で、LSIの中では最も一般的に使用されている構造である。材質としては、シリコンを使用するものが一般である。「モス・エフイーティー」と呼ばれたり、「MOS-FET」と記述されることもあり、IGFET[1]MISFET[2]がMOSFETとほぼ同義で用いられることがある。ユリウス・エドガー・リリエンフェルトが考案した。

MOSFETの構造と特徴[編集]

MOSFETは、通常p型のシリコン基板上に作成される。n型MOS(NMOS) の場合、p型のシリコン基板上のゲート領域にシリコンの酸化膜とその上にゲート金属を形成し、ドレインソース領域には高濃度の不純物イオン注入し、n型(n+型)の半導体にする。

p型MOS(pMOS)の場合は、p型のシリコン基板にイオン注入でn層の領域を作成し、n型の注入領域中のゲート領域にシリコンの酸化膜とその上にゲート金属を形成し、ドレイン・ソース領域には高濃度の不純物を再度イオン注入し、p型(p+型)の半導体にする。

空乏層による疑似交流キャパシターのみを持つバイポーラトランジスタや他の構造FETと比べ、ゲートの下に絶縁層を持つ関係上キャパシターを構造的に抱えているために、原理的には動作速度が遅くなる点や、トランスコンダクタンス(gm)が低い点などが課題であったが、ゲート電流がほとんど流れない事やプロセス工程が比較的単純であるため、一部の高周波用素子を除き、多くのデジタル集積回路やアナログ回路にMOSが使用されている。近年では、ゲート長を小さくし、ゲート絶縁体の厚さを薄くすることや、SOI技術の使用により、動作速度やgmの問題を概ね解消している。シリコン製で数GHzの動作が可能になるとシリコンMOSによる製品領域が拡大し、従来は高速動作用として一般的だったヒ化ガリウム製FETの存在を脅かしている。

シリコンによるMOSFET製の集積回路では、ゲートは金属ではなくポリシリコン(多結晶珪素)によって形成することが長い間一般的であったが、ゲートにはより抵抗値の低い金属を使用したり、リーク電流を減らすためにゲート絶縁体の厚さを厚くできる高誘電率のゲート絶縁膜を用いれば、高速動作が可能で低消費電力の高性能ICが作れるため、米インテル社は高誘電率 (High-κ) 絶縁膜とメタルゲートとを組み合わせた新たなプロセス技術を開発し、2007年秋の45nmのプロセスルールによる製品の製造に採用するようになった[3]。その後、高性能なデジタル半導体を製造する各社も同技術を開発し製造している。

これら、MOSと類似の構造についてはシリコン-酸化膜-シリコンであったり、金属-絶縁膜-シリコンであるが、同様の原理を使っているため、一般にはMOS半導体素子として扱われている。

MOSFETの動作[編集]

理論的にn型とp型の違いはドレイン-ソース間の電流に寄与するキャリアの違いだけなので、ここではn型についてのみ扱う。

図2 線形領域時の状態
図3 飽和領域時の状態

MOSFETではゲートと基材の間に構成されたキャパシターにより、ゲートに正電圧が印加された場合、p型のサブストレートと絶縁層の境界面に電子を引き寄せドレイン-ソース間に反転層(n型)を作り上げる事でソース-ドレイン間を高コンダクタンスにする。ドレイン-ソース間電圧が比較的低く、ゲート-ドレイン間の電圧がしきい値を超えている状態;すなわちゲート-ソース間電圧からしきい値電圧を引いた値より低い状態においてはこの反転層がドレイン-ソース間にまたがり、さながら抵抗そのものの働きをし、この状態を線形領域と呼ぶ(図2)。線形領域においてはゲート電圧に比例して反転層が厚みを増すため、コンダクタンスがゲート電圧に比例して上がる。一方、ゲート-ドレイン間電圧がしきい値電圧を下回るとドレイン領域近辺には反転層が形成されなくなる(ゲート-ドレイン間電圧がしきい値電圧となった状態をピンチオフと呼ぶ)。この状態(ピンチオフ)を飽和領域と呼び、MOSのコンダクタンスは反転層の長さによって一定に決まる(図3)。この状態では定電流源として扱われる。反転層の長さはゲート-ドレイン間電圧によってその後も変わり続けるため、コンダクタンスもそれに応じて変化する。これをチャネル長変調効果と呼び、バイポーラ・トランジスタのアーリー効果に相当する。

バイポーラ・トランジスタとの比較[編集]

バイポーラ・トランジスタはスイッチや増幅といった働きを入力電流で制御しているのに対して、MOSFETは入力電圧による電界で制御している。バイポーラ・トランジスタのようにバイアス電流を流さなくてよいため、MOSFETは一般に低消費電力である。また、バイポーラ・トランジスタは正孔と電子という2種類のキャリアによる動作なのに対して、MOSFETでは1種類のキャリアによる動作であり、「ユニポーラ・トランジスタ」とも呼ばれる。IC化の際、バイポーラ・トランジスタはPNP、NPNという二つのPN接合を縦方向に作りこまなければならないのに対して、MOSFETでは並んだ両極間の上面に絶縁層とゲート電極を設ける構造なので平面的であり、高集積化するのに適する。バイポーラ・トランジスタでは入出力が「エミッタ」「ベース」「コレクタ」であるのに対して、MOSFETでは「ソース」「ゲート」「ドレイン」である。[4]

電気的特性を示す諸特性(大信号)[編集]

MOSFETの回路図記号(ノーマリーオフのエンハンスメント型。ノーマリーオンのデプレッション型の場合は右側の縦棒を3本に区切らず続けて描く)

ドレイン-ソース電圧(以下Vds)、ゲート-ソース電圧(以下Vgs)としきい値(以下Vt)の関係から、MOSの動作領域は4つに大別される。

カットオフ:V_{gs} - V_t < 0 ( V_{gs} < V_t )

線形領域:V_{ds} < V_{gs} - V_t

飽和領域:V_{ds} > V_{gs} - V_t

ブレイクダウン: V_{ds} >BV

BV:ブレークダウン電圧

それぞれにおいて、ドレイン電流(以下Id)は下記のように理論式(実験式ではない)が求められている。

カットオフ:

I_d = 0

線形領域:

I_d = K' \frac{W}{L} [ ( V_{gs} - V_t ) V_{ds} -\frac{1}{2} V_{ds}^2 ]

飽和領域:

I_d = \frac{1}{2} K' \frac{W}{L} ( V_{gs} - V_t ) ^2 ( 1 + \lambda V_{ds} )

ブレークダウン:

I_d:主要原因の現象により異なるが、一般に素子破壊に至るまで電流が増加すると扱われている。

K' = \mu_n C_{OX}:n型MOSの場合

K' = \mu_p C_{OX}:p型MOSの場合

C_{OX}:単位面積あたりのゲート酸化膜容量

\mu_n:電子の移動度

\mu_p:正孔の移動度

\lambda:チャネル長変調係数

電気的特性を示す諸特性(小信号)[編集]

小信号特性は等価回路上に規定された各パラメータが下記のように理論式が求められている。

g_m = \frac{d i_d}{d v_{gs}}

g_{ds} = \frac{d i_d}{d v_{ds}}

g_{mbs} = \frac{d i_d}{d v_{sb}}

C_{gs} = C_{gsi} + C_{gsov}

C_{gd} = C_{gdi} + C_{gdov}

C_{sb} = C_{sbi} + C_{sbj}

C_{db} = C_{dbi} + C_{dbj}

C_{**ov}: オーバーラップキャパシタンス

C_{**j}: 接合容量

C_{**i}は固有容量[5]を表し、その値は動作領域により下記のように変化する。

カットオフ:

C_{gbi} = W L C_{ox}

C_{gsi} = C_{gdi} = C_{bsi} = C_{dbi} = 0

線形領域:

C_{gsi} = \frac{1}{2} W L C_{ox} ( 1 + \frac{1}{3} \frac{V_{ds}}{V_{dsat}} )

C_{gdi} = \frac{1}{2} W L C_{ox} [ 1 - ( \frac{V_{ds}}{V_{dsat}})^2 ]

C_{bsi} = \frac{1}{2} n W L C_{ox}

C_{bdi} = \frac{1}{2} n W L C_{ox} ( 1 - \frac{V_{ds}}{V_{dsat}} )

飽和領域:

C_{gsi} = \frac{2}{3} W L C_{ox}

C_{gdi} = 0

C_{bsi} = \frac{1}{2} n W L C_{ox}

C_{bdi} = 0

チャネルの極性による分類[編集]

MOSFETの場合、基本的にソース・ドレイン端子に金属(アルミなどの配線層)を接合する。その際に接触抵抗を下げる目的で、比較的高濃度の不純物を打ち込む。 打ち込む不純物が n 型(p 型シリコン基板に対しては、III価の物質(B:ホウ素など))の場合、その部分は n+ 型(n ウェル)、 不純物が p 型(n 型シリコン基板に対しては、V価の物質(P:リンなど))の場合は p+ 型(p ウェル)と呼ばれる。

不純物を打ち込まなくても接触抵抗が十分に低い場合は不純物を打ち込む必要がなく、結果 pn どちらにも属さない。 これはアンバイポーラ・トランジスタと呼ばれる。 この素子は、ゲートにマイナスの電圧(対ソース)を加えてもプラスの電圧を加えても、しきい値以上であれば電流を流す。

1980年代中頃までのメモリICやロジックICには、当時の集積技術の問題から pn 両方を堆積する事が難しかったために、抵抗などでCMOSの片側を代用したp-MOS・n-MOSが用いられた。出現当初は製造しやすかったp-MOSが主力だったが、後に移動度の大きい電子をキャリアとするn-MOSが主力となった。

1980年代初めに標準ロジックICがCMOS構造で作られた。1990年代には電気的特性がアナログでの実用レベルに到達したのと、システムLSI等で論理回路アナログ回路が混在して集積されるようになった関係でアナログ回路もCMOSで製作されるようになった。

パワーMOSFET[編集]

MOSFET のうち特に大電力のスイッチング用に設計されたものである。バイポーラパワー・トランジスタに比べて、電圧駆動形素子であるので駆動回路の電力ロスが小さい。また、多数キャリアデバイスであり、本質的に高速スイッチングが可能で、スイッチングロスが小さい。しかし、耐圧が高くなるにしたがってオン抵抗が高くなるという問題がある。

2000年代に入り、トレンチゲート・擬平面接合などの構造の工夫により、高耐電圧化、オン抵抗・スイッチング損失の低減をともに満足するものも開発された。 さらに、2006年現在、超接合構造を用い、シリコンの理論的限界を超える低損失のものも開発されている。

型番[編集]

日本におけるFETの型番は

  • 2SJxxx PチャネルFET
  • 2SKxxx NチャネルFET

というように番号が付けられているものが多い。ただし、JFETとMOSFETの区別は無い。混合(周波数変換)、利得調整などの目的で2個のゲートを持つ品種があり、その場合は3SK〜のように3で始まる番号が付けられている。メーカーにより電流・電圧定格が判るような独自の型番をつける場合がある。

脚注[編集]

  1. ^ : insulated-gate FET
  2. ^ : metal-insulator–semiconductor FET
  3. ^ 佐野昌著、『帰路に立つ半導体産業』、日刊工業新聞社、2009年10月15日初版第2刷、ISBN 9784526061998
  4. ^ 西久保靖彦著、『半導体の基本と仕組み』、秀和システム、2003年3月6日第1版第1刷発行、ISBN 4798004928
  5. ^ : intrinsic capacitance

参考文献[編集]

  • 最新FET(電界効果トランジスタ)規格表 各年度版 (CQ出版社) - 1968年版(初版)から1986年版までは個別特性図が付いていた。1987年版から個別特性図ははずされた。1994年版から初期のFETの規格が外された。
  • S. M. Sze, Semiconductor devices, physics and technology, John Wiley & Sons, New York, 1985.

関連項目[編集]