リーク電流

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リーク電流(リークでんりゅう、: leakage current)とは、電子回路上で、絶縁されていて本来流れないはずの場所・経路で漏れ出す電流のことである。

当該電気回路内に限る意図しない電流の漏れ出しがリーク電流であり、当該電気回路外へ漏れ出す漏電とは区別される。集積回路などの微細化された半導体の回路内での漏れ出しを指すことが多い。

半導体[編集]

半導体では、過去の技術レベルが未成熟な期間には、結晶や絶縁膜の欠陥によって無用な電流が消費されることが発生していて、これらが当時の主要なリーク電流であった。

原因[編集]

リーク電流の最も大きな原因は量子力学で言うトンネル効果である。電気伝導体絶縁体は巨視的サイズでは電流の流れに関して明らかに異なる挙動を示すが、原子の大きさの微視的サイズで見れば、本来電流が流れない絶縁体も量子論的効果によって電気が多少は流れるようになる。これは、電気伝導性物質内の自由電子の存在確率が微小範囲内で広がりを持つため、わずかながら周囲の絶縁体内へも染み出してしまうことで起こる。この存在確率は伝導性物質から離れるにしたがって減少するので、ある程度以上の厚みのある絶縁体ならば量子論的効果によってその外まで電気が流れる現象は起こらないが、原子数個や数十個といったごく薄い絶縁体であれば自由電子の広がりが絶縁を越えて、外部の別の電気伝導性物質まで到達し、絶縁体越しの両者間に電流が流れることがある。この現象が微細な半導体素子内で起こると、電子回路内での無用な電流の漏れとなって現われる。これがリーク電流である。

電子が漏れ出す確率、言い替えればリーク電流の大きさは、伝導体間の距離が減少してゆくにつれて、つまり集積回路の微細化が進み、伝導体と伝導体が近づくに従って指数関数的に増大する[1][出典 1]。また、このような量子論的なリーク電流とは別に、絶縁膜が不良等で極度に薄いために膜の材質そのものが本来持つ抵抗値に従ってリーク電流が生じる場合もある。

結果[編集]

超微細化が進み、2005年頃からの数年間で高速演算が求められる用途でのデジタル半導体用のプロセスルールが100nm以下になると、半導体回路で消費される電力の半分以上がリーク電流として消費されるようになっている[2][出典 2]。これは誤作動や消費電力と発熱量の増加、発熱にともなう素子の劣化等を引き起こし、集積回路の微細化・高速化プロセスの進捗を妨害する障害となる。そのため、近年のプロセス技術における半導体の低消費電力技術ではリーク電流対策が最大の焦点となっている。

半導体素子中のリーク電流の分類[編集]

上:ゲート・リーク電流
下:サブスレッショルド・リーク電流

21世紀現在では半導体素子中のリーク電流は主に3種類に分類できる。

ゲート・リーク電流[編集]

微細化によりゲート絶縁膜が薄くなり過ぎることが原因でシリコン基板側からゲートに向かって電流が流れるようになる。これをゲート・リーク電流 (I gate) と呼ぶ。プロセスルールの微細化によって顕著になり、温度依存性は小さい。ゲート絶縁膜に高誘電率 (High-k) 材料を使うことで、ゲート・リーク電流を抑える工夫が行われている[3]

サブスレッショルド・リーク電流[編集]

デジタル半導体の消費電力を低減しながら論理回路のトランジスタを高速でスイッチングさせるために、しきい値電圧 (Threshold voltage、Vth) を下げてトランジスタのオン電流を増やし高速動作を行う方法がある。回路の微細化と相まってしきい値電圧の低下は高速動作に寄与して来たが、1.5Vから1.0V以下といったかなり低い電圧までしきい値電圧が下がったことで、ソースとドレインの間を流れる不要なサブスレッショルド・リーク電流 (Subthreshold leakage current, I subthreshold、オフステート・リーク電流, I off) が増えてしまうという弊害が起きる。プロセスルールの微細化によって顕著になる。温度変化に対して正の特性を持ち、消費電力の増大によって温度が上昇するとサブスレッショルド・リーク電流も増大する。パワー・ゲーティング技術や複数のしきい値電圧を採用することでサブスレッショルド・リーク電流を抑える工夫が行われている。

接合リーク電流[編集]

接合リーク電流はソースとシリコン基板間やドレインとシリコン基板間で生じるリーク電流であり、半導体中の不純物濃度の不適正や格子欠陥によって生じる。プロセスルールの微細化や温度依存性は小さい。ほとんど管理が可能になっており、それほど大きな問題とはなっていない。

注記[編集]

  1. ^ 例えば、デジタル半導体用のプロセスルールが65nmのゲート絶縁膜の厚みは2.0nm程度であって、シリコン原子の結晶配列の間隔が約0.2nmであることから、原子10個分程度の厚みであることがわかる。
  2. ^ 90nm世代以降の半導体回路で消費される電力の残る半分弱は、トランジスタのスイッチング時に消費される電力であり、トランジスタ内に電荷を充放電するために消費されるスイッチング電力 (Switching power) と、CMOS回路特有であるがON/OFF動作の過渡期にNMOSトランジスタとPMOSトランジスタがわずかに同時にONとなりVcc電源からグランドまで電流が流れる貫通電流電力 (Internal power) の合計であり、これらは一般にクロック周波数に比例して増大する。
  3. ^ 高速動作が求められる半導体回路はダイサイズの縮小によるコスト削減だけが目的ではなく、配線と回路素子自身の寄生容量を小さくするためにも微細化が進められたが、標準的なアルミによる金属配線が細くなりすぎると良導体であっても抵抗分が増して回路や配線へ電子を充電/放電するのに掛かる遅れ「RC遅延」が無視できないほど大きくなった。R成分を減らすために標準的なアルミより低抵抗の銅を配線材料としたり、C成分を減らすために標準的な酸化膜シリコン (SiO2) に代えてフッ化SiO2のような比誘電率の小さな (Low-k) 絶縁膜を用いたりして対応するが、配線層用の絶縁膜に"Low-k"材料を用いて、ゲート・リーク電流低減のためのゲート用絶縁膜に"High-k"材料をそれぞれ用いるのは工程の複雑化を招くことになる。

出典[編集]

  1. ^ 佐野昌著、『帰路に立つ半導体産業』、日刊工業新聞社、2009年10月15日初版第2刷、ISBN 9784526061998
  2. ^ 鈴木五郎著、『システムLSI設計入門』、コロナ社、2003年3月20日初版第1刷発行、ISBN 4339007536

関連項目[編集]