シノプシス

出典: フリー百科事典『ウィキペディア(Wikipedia)』
移動: 案内検索

シノプシス(Synopsys, Inc.、NASDAQ: SNPS)は、電子系設計ソフトウェア (EDAツール) を開発・販売する企業である。アメリカ合衆国に本社を置いている。EDA業界におけるビッグ3の1つである。

開発[編集]

シノプシス社の代表的な製品は、Design Compiler である。これはVerilogVHDLなどのハードウェア記述言語 (HDL) や、真理値表からゲートレベルの論理回路を生成する論理合成ツールであり、同社が開発した最初の製品でもある。業界ではデファクトスタンダードに近いものとなっている。

それ以外にも、集積回路設計に使用される広範囲のツール群、TCADのツール群を提供している。これらの多くは他社の買収によって入手したものである。前者はVerilog、VHDLのシミュレータ、レイアウト配置配線、スタティックタイミング解析ツールなどである。Design Compilerとの連携も進んでいる。後者は、プロセスシミュレータ(FLOOPS)、デバイスシミュレータ(DESSIS)などである。

歴史[編集]

シノプシスは、1986年ゼネラル・エレクトリック社の Aart J. de Geus博士を中心とするメンバーによって設立され、その後多くの企業買収を行いながら成長していった。

特に重要なのは Avanti社の買収で、これにより論理設計からマスクレイアウト設計までの一貫した技術を提供できるようになった。また、この買収はTCAD分野へシノプシス社が進出したことも意味し、その後のISE社の買収により、TCADにおける地位を確固とした。

製品[編集]

シノプシス社が開発したソフトウェアには、前述のDesign Compiler以外に次のようなものもある。

PrimeTime
論理合成されたネットリストやレイアウトされたネットリストを、STA(Static Timing Analysis:静的タイミング解析)するツール。本来、LSIの信号の遅延値は、その使用状況により動的であるが、その遅延値を動作保証内の最大値、最小値、標準値で固定し、静的に解析するツールである。
Formality
ハードウェア記述言語などで別個に記述された回路の動作が、機能的に同じかどうかを論理シミュレーションを行わずに検証するツール。例えば、機能記述を行ったVerilog記述を、Design Compilerを用いて論理合成し、ネットリストに変換した後、同じ機能ではあるが、ライブラリを手で修正した(例えば、2入力OR2つを4入力OR1つに修正した)時に、それらが同一の動作をするか検証するためのツールである。この手法を特にフォーマルヴェリフィケーション(Formal Verification)と呼ぶ。

外部リンク[編集]