インテル チック・タック

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インテル チック・タック モデル (Intel Tick-Tock) とは、半導体製造業者のインテルが2006年のCoreマイクロアーキテクチャ以降採用している戦略で、マイクロアーキテクチャにおいて微細化と機能向上を交互に繰り返す開発ロードマップモデル。

回路に手を付けず単にプロセスルールを微細化(それにともないダイ上に占める面積を縮小)した世代を「チック」、機能向上を図り新しく設計した世代を「タック」とし、毎年「チック」と「タック」を繰り返す[1]

ロードマップ[編集]

チック・タック コードネーム 製造プロセス リリース日付 プロセッサ
8P/4P
サーバ
4P/2P
サーバ
ワーク
ステーション
デスクトップ モバイル 商品名
チック Presler, Cedar Mill, Yonah 65 nm 2006年
1月5日
Presler Cedar Mill Yonah
タック Core 2006年
7月27日[2]
Kentsfield Conroe Merom
チック Penryn 45 nm 2007年
11月11日[3]
Dunnington Harpertown Intel Core 2#Yorkfield Wolfdale Penryn
タック Nehalem 2008年
11月17日[4]
Beckton Gainestown Bloomfield Lynnfield Clarksfield
チック Westmere 32 nm 2010年
1月4日[5][6]
Westmere-EX Westmere-EP Gulftown Clarkdale Arrandale
タック Sandy Bridge 2011年
1月9日[7]
Sandy Bridge-EP Sandy Bridge-E Sandy Bridge Sandy Bridge-M
チック Ivy Bridge 22 nm 2012年
4月23日
タック Haswell 2013年
6月2日
チック Broadwell[8] 14 nm[9] 2014年[5]
タック Skylake[8] 2015年
チック Skymont[8] 10 nm[9] 2016年
タック 2017年
7 nm 2018年
5 nm 2019年

インテルは2020年頃に到達する5nmがCMOS型LSIの限界であると予想している[10]

脚注[編集]

関連項目[編集]

外部リンク[編集]

業界のイノベーションを促すインテル® アーキテクチャーとシリコンの計画的イノベーション