インテルチック・タック

インテルチック・タックモデル (Intel Tick-Tock) とは、半導体製造業者のインテルが2007年に採用した戦略で、半導体製造におけるダイ・サイズの微細化と、マイクロアーキテクチャの変化を続ける、技術開発モデル。

半導体製造におけるダイ・サイズの微細化を「チック」、新しいマイクロアーキテクチャを「タック」とし、毎年「チック」と「タック」を繰り返す^[1]。

[編集] ロードマップ

チック・タック	コードネーム	製造プロセス	リリース日付	プロセッサ
チック・タック	コードネーム	製造プロセス	リリース日付	8P/4P サーバ	4P/2P サーバ	ワークステーション	デスクトップ	モバイル	商品名
チック	Presler, Cedar Mill, Yonah	65 nm	2006年 1月5日			Presler	Cedar Mill	Yonah	Core Pentium 4 Pentium D Pentium M Pentium Dual-Core Celeron
タック	Core	65 nm	2006年 7月27日^[2]			Kentsfield	Conroe	Merom	Core 2 Pentium Dual-Core Pentium Celeron Dual-Core Celeron Celeron M
チック	Penryn	45 nm	2007年 11月11日^[3]	Dunnington	Harpertown	Intel Core 2#Yorkfield	Wolfdale	Penryn
タック	Nehalem	45 nm	2008年 11月17日^[4]	Beckton	Gainestown	Bloomfield	Lynnfield	Clarksfield	Core i3 Core i5 Core i7 Pentium Celeron Xeon
チック	Westmere	32 nm	2010年 1月4日^[5]^[6]	Westmere-EX	Westmere-EP	Gulftown	Clarkdale	Arrandale
タック	Sandy Bridge	32 nm	2011年 1月9日^[7]	—	Sandy Bridge-EP	Sandy Bridge-E	Sandy Bridge	Sandy Bridge-M
チック	Ivy Bridge	22 nm	2012年 4月23日
タック	Haswell	22 nm	2013年第2四半期
チック	Broadwell^[8]	14 nm^[9]	2014年^[5]
タック	Skylake^[8]	14 nm^[9]	2015年
チック	Skymont^[8]	10 nm^[9]	2016年
タック		10 nm^[9]	2017年
		7 nm
		5 nm

インテルは2020年頃に到達する5nmがCMOS型LSIの限界であると予想している^[10]。