DDR3 SDRAM

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PC3-10600 DDR3 SO-DIMM (204 pins)

DDR3 SDRAM (Double-Data-Rate3 Synchronous Dynamic Random Access Memory) は半導体集積回路で構成されるDRAMの規格の一種である。

2007年頃からパーソナルコンピュータ主記憶装置などに用いられるようになり、2010年以降は市場の主流となっている。スマートデバイスなどの組み込み向けとしても、2013年以降の高性能品(ARM Cortex-A15など)に使われるようになった。

規格の概要[編集]

DDR3 SDRAMの規格として以下が定義されている。 DDR3 SDRAMのメモリにはチップ規格とモジュール規格の2つの規格が存在している。チップ規格はメモリチップの最大動作周波数、モジュール規格はメモリモジュールの最大転送速度を示す[1]。 8ビットずつのプリフェッチ(prefetch, CPUがデータを必要とする前に、メモリから先読みして取り出す)機能をそなえ、データ転送最大速度は理論上DDR2 SDRAMの2倍である。

また、動作電源電圧は、DDR SDRAMの2.5V/2.6V、DDR2 SDRAMの1.8Vに対し、DDR3 SDRAMは1.5V、DDR3L SDRAMは1.35V動作となっており、より一層の消費電力の低減、低発熱が実現されている。

2005年に、主にパーソナルコンピュータサーバのメインメモリ用の規格として策定され、2007年から市場に出回り始めた[2]。DDR3 SDRAMに最初に対応したチップセットは、インテルでは2007年中頃にリリースされた4 SeriesチップセットAMDでは2009年第1四半期にリリースされたSocket AM3である。インテルの場合、主に Core i シリーズのCPU世代から主流になったメモリ規格である。DDR3-1333×2 (21GB/s)や DDR3-1066×3 (25.6GB/s) という組み合わせから始まった。

発売当時はDDR2 SDRAMの値ごなれが進んでおり、それとの価格差が大きかったため[3]、当初DDR3専用だったインテルプラットフォーム用チップセットも、結局DDR2 SDRAMにも対応した。2010年にはIntel Core i7の登場(内蔵のメモリーコントローラがDDR3専用)や、AMDのSocket AM3の登場もあり、DDR3とDDR2の価格差は小さくなった。[4]

2012年には低電圧・低消費電力仕様のLPDDR3が発表され、2013年頃からLPDDR3を内蔵したSoCを搭載したスマートフォンタブレットコンピュータが市場に出回りはじめている。

後継として、DDR4 SDRAMが予定されており、2015年ごろから市場に出回ると予想されている[5]

なお、VRAM用のGDDR3と混同されやすいが別の規格であり、互換性はない。

レイテンシ[編集]

典型的なSDRAMモジュールへのアクセスレイテンシを比較すると、JEDEC準拠のDDR2デバイスはCL=5、5-5-5-15であったが、DDR3標準では、DDR3-1066(CL=7、7-7-7-20)、DDR3-1333(CL=9、9-9-9-24)、DDR3-1600(CL=11、11-11-11-28)である。

DDR3のレイテンシの数値はDDR2より大きい。それはI/Oバスのクロックサイクルがより短いからである。実際の時間間隔はほぼ13 nsと、DDR2のレイテンシと似通っている。新しいプロセスルールで製造されるDDR3はさらに改善が見込まれる。

以前のメモリ世代と同じように、初期のバージョンのリリースの後に、より速いDDR3メモリも利用可能になった。 DDR3-2000メモリは9-9-9-28レイテンシ(9ns)がIntel Core i7が間に合うようリリースされた[6]。 CASレイテンシの9とは1000MHz(DDR3-2000)において9nsであり、CASレイテンシ9の667MHz(DDR3-1333)は13.5nsである。

例:

(CAS / DATA RATE) * 2000 = X ns

(9 / 1333) * 2000 = 13.5034 ns

拡張機能[編集]

インテルは拡張メモリプロファイル(eXtreme Memory Profile) (XMP) の仕様を2007年3月23日に公式に発表した。これはDDR3 SDRAMにおける伝統的なJEDEC SPD仕様に対して、オーバークロック動作のためのプロファイルを追加する規格である。[7]

メモリモジュール[編集]

JEDEC標準モジュール[編集]

チップ規格 モジュール規格 メモリクロック
(MHz)
バスクロック
(MHz)
転送速度
(GB/秒)
データ転送速度
(サイクル)
(MHz)
データ転送速度
(転送回数)
(MT/秒)
モジュールのデータ転送速度
(64ビットデータ=8バイト(B)(1バイト=8ビット))
(MB = 10^6B、GB = 10^9B)
DDR3-800 PC3-6400 100 400 6.400 800 800 800MHz x 8B = 6,400MB/秒 = 6.4GB/秒
DDR3-1066 PC3-8500 133 533 8.533 1,066\tfrac{2}{3} 1,066\tfrac{2}{3} 1,066\tfrac{2}{3}MHz x 8B ≒ 8,533MB/秒 = 8.533GB/秒
DDR3-1333 PC3-10600 166 667 10.667 1,333\tfrac{1}{3} 1,333\tfrac{1}{3} 1,333\tfrac{1}{3}MHz x 8B ≒ 10,667MB/秒 = 10.667GB/秒
DDR3-1600 PC3-12800 200 800 12.800 1,600 1,600 1,600MHz x 8B = 12,800MB/秒 = 12.8GB/秒
DDR3-1866 PC3-14900 233 933 14.933 1,866\tfrac{2}{3} 1,866\tfrac{2}{3} 1,866\tfrac{2}{3}MHz x 8B ≒ 14,933MB/秒 = 14.933GB/秒
DDR3-2133 PC3-17000 266 1066 17.067 2,133\tfrac{1}{3} 2,133\tfrac{1}{3} 2,133\tfrac{1}{3}MHz x 8B ≒ 17,067MB/秒 = 17.067GB/秒
DDR3-2400 PC3-19200 300 1200 19.200 2,400 2,400 2,400MHz x 8B = 19,200MB/秒 = 19.2GB/秒
DDR3-2666 PC3-21333 333 1333 21.333 2,666\tfrac{2}{3} 2,666\tfrac{2}{3} 2,666\tfrac{2}{3}MHz x 8B ≒ 21,333MB/秒 = 21.333GB/秒

注記: 上のリストのうち、DDR3-2133まではJEDECのJESD79-3Dによって標準化された[8]。これら以外のRAMデータレートはJEDECにより標準化されていない。非標準の高速モジュールは、製造元が耐性の高いメモリチップを選別し、電圧を上げたものである。その中で高速なものでは、DDR3-2800がある[9]

DDR3-xxxの「xxx」はDDRチップ自体のデータ転送レートを表す。それに対してPC3-yyyyの「yyyy」はDIMMモジュールの理論的な帯域幅(しばしば概数として丸められる)を示す。帯域幅は毎秒転送量を8倍して求められる。これは、DDR3メモリモジュールは64データビット幅を持ち、1バイトは8ビットであることから、1回ごとに8バイト転送されるからである。

DDR3にも、DDR2と同様に、帯域幅や容量に加えて、次のようなオプションの規格がある。

  1. ECCの実装。信頼性の向上のため、余分なデータバイトレーンを持つ。小規模なエラーは訂正され、大規模なエラーは検出される。ECC付きモジュールは、型式名にECCもしくはEが付く。例えば『PC3-6400 ECC』または『PC3-8500E』である。[10]
  2. "registered"により信号を安定させる。その結果、クロックレートおよびスロットあたりの容量も向上することがある。これはregisterチップに信号をバッファリングすることによる。バッファリングされる分、余分なクロックを必要とし、レイテンシが増える。これらのモジュールの型式名はRが付く。対してノン・レジスタード(別名unbuffered) RAMを区別する必要があるときは、Uを付ける。PC3-6400RはレジスタードなPC3-6400モジュールであり、PC3-6400R ECCはさらにECCが加えられている。
  3. fully buffered。これは形式名にFもしくはFBが加わる。他の種類とはノッチの位置が異なる。これは、完全バッファ化モジュール (Fully buffered modules) はレジスタードモジュール用に作られたマザーボードでは使用できないため、モジュールの挿入を防ぐためである。

低電圧版[編集]

通常の DDR3 は 1.5V 駆動

  • DDR3L - 1.35V駆動
  • DDR3U - 1.25V駆動
  • LPDDR3 - 1.2V駆動

ピン名称と機能[編集]

以下にDDR3 SDRAMで用いられる78ボールFBGA (x4/x8) , 96ボールFBGA (x16) パッケージのピンレイアウトの例を示す。RAS#やCAS#など#が記載してあるピンは負論理で動作する。

78/108 ball FBGAパッケージのトップビューピンレイアウト(左からx4/x8/x16デバイス)

それぞれのピンの機能について説明する。

CK,CK#
クロック信号 (Clock)。DDR3 SDRAMが動作する基準であるタイミング決定を行う差動クロックを入力する。CKの上がりエッジとCK#の下がりエッジの交点を基準にアドレスやコマンドを受け取り、CKとCK#の交点を基準にデータ出力を行う。
CKE
クロックイネーブル信号 (Clock Enable)。デバイスの入出力信号に対してクロックが有効か無効かを決定する。CKE入力がハイでクロックを有効、ローでクロックを無効になる。プリチャージパワーダウン (Precharge Power Down),セルフリフレッシュ (Self Refresh) またはアクティブパワーダウン (Active Power Down) 時にはCKEをローにする。
CS#
チップセレクト信号 (Chip Select)。CS# ローでコマンド入力は有効、CS#がハイでコマンド入力は無効。ただし動作中のコマンドはCS#をハイにしても継続する。
ODT
オンダイターミネーション信号 (On Die Termination:ODT)。ODTがハイで内蔵する終端抵抗が有効になる。ODTはDQ, DQS, DQS#, DMTDQS# NUDQS#のみ供給され、それ以外の入力ピン (CKE, CS#, RAS#, CAS#, WE#, ODT, RESET#, BA0-BA2 A0-A13) には供給されない。
RAS#,CAS#,WE#
ロウアドレスストローブ信号 (Row Address Strobe:RAS), カラムアドレスストローブ信号 (Column Address Strobe:CAS), およびライトイネーブル信号(Write Enable:WE)。DDR3 SDRAMの動作を決定するコマンドを入力する(後述のコマンド一覧参照)。
DM(DMU DML)
データマスク信号 (Data Mask:DM)。ライト動作時、ハイのときのデータ入力はマスクされデバイスへ書き込まれない。x8デバイスでTDQSを有効にした場合、TDQSとして動作する (DMは無効)。
BA0-BA2
バンクアドレス信号 (Bank Address)。 アクティブコマンド (Active) 時にリード/ライトするバンクを選択する。モードレジスタ (Mode Register) の種類 (MR0~MR3) を選択するためにも利用される。
A0-A13
アドレス信号 (Address)。メモリアレイの読み書きしたいセル位置を特定するアドレスを入力する。 アクティブコマンド入力時にロウアドレス、リード/ライトコマンド入力時にバースト動作の先頭カラムアドレスを選択する。モードレジスタ設定にも用いられる。
A10/AP
オートプリチャージ信号 (Auto Precharge)。リード/ライトコマンド時に指定するカラムアドレスはA0-A9,A11,A13で指定する。そのためリード/ライトコマンド入力時のA10はアドレス入力に使わない。代わりにA10はリード/ライト後にアクセスしているバンクに対して オートプリチャージを行うか(A10をハイ)、行わないか(A10 ロー)を指定するために用いられる。またプリチャージコマンド入力時にA10はプリチャージの対象バンクの選択に用いられる。A10 ローのときプリチャージはバンク一つに対してのみ行い、A10をハイのときプリチャージは全てのバンクに対して行われる。プリチャージの対象バンクはバンクアドレスで選択する。
A12/BC#
バーストチョップ (Burst Chop:BC) 信号。リード/ライトコマンド入力時バースト動作を4データ分で中断する(バーストチョップする)か (A12 ロー)、行わないか (A12をハイ) を選択する。
RESET#
リセット信号 (RESET)。リセットピンにローを入力するといつでもデバイスはリセット動作を行う。リセットピンがハイのときは何も行わない。通常動作中はリセットピンは安定してハイを維持する必要がある。リセットピンはCMOSレールトゥレール (Rail to Rail:ハイ/ローの電圧幅いっぱいに振る信号) で電源電圧VDDとグランド電圧VSSに対して80%でハイ、20%でローとなる。例えばVDDが1.5Vの場合は1.2Vでハイ、0.3Vでローとなる。
DQ
データ信号。データの入出力を行う。
DQS DQS#
データストローブ信号 (Data Strobe)。データのリード/ライト のタイミングを指定する差動ストローブ信号。ライト時、DQSとDQS#の交点をデータウインドウの中心を打ち抜くタイミングで信号を入力する。リード時、DQS、DQS#のエッジはデータエッジと揃う。
TDQS TDQS#
ターミネーションデータストローブ (Termination Data Strobe)。x8 DRAMのみ有効。モードレジスタ (Mode Register) MR1でTDQS機能を有効にした場合、TDQS/TDQS#はDQS/DQS#に対する終端抵抗を提供する。TDQS機能が無効の場合、TDQSはデータマスクとして動作する。TDQS#は使用されない。
NC
未接続 (Non Connection)。
VDD
電源供給。
VSS
グランド。
VDDQ
DQ用の電源供給。
VSSQ
DQ用のグランド。
VREFDQ
DQ用参照電圧(Vref)供給。
VREFCA
コマンド・アドレス用参照電圧 (Vref) 供給。
ZQ
ZQキャリブレーション (ZQ Calibration) 用参照電圧 (Vref) 供給。ZQピンは外部抵抗RZQ (240Ω±1%) を介してGNDに接続する。

コマンドとオペレーション[編集]

電流スペックと測定条件[編集]

機能概略[編集]

  • DDR3 SDRAM コンポーネント
    • 非同期RESETピンの導入[11]
    • システムレベルフライト時間補正のサポート
    • On-DIMMミラーフレンドリーなDRAMのピンアウト
    • CWL(CASライトレイテンシ) per clock ピンの導入
    • On-die I/O キャリブレーションエンジン
    • READおよびWRITEキャリブレーション
  • DDR3 モジュール
    • Fly-by command/address/control bus with on-DIMM termination
    • 精密なキャリブレーションレジスタ
    • 後方互換性
      • DDR3モジュールはDDR2ソケットにかみ合わない; DIMMモジュールやマザーボードにダメージを与えかねないため[12]
  • DDR2に対する長所
    • 広帯域によるパフォーマンスアップ。1600MT/sまで標準化される。
    • ナノ秒レベルでレイテンシが改善される
    • 低消費電力でより高いパフォーマンスを発揮する(ノートパソコンではバッテリー稼働時間の向上が見込める)
    • 低消費電力に対する拡張機能
  • DDR2に対する欠点
    • 一般的に、広帯域化、高クロック化すると消費電力が増大する。ただしDDR2→DDR3間に関しては高帯域化と同時に駆動電圧が引き下げられているため、全体としてほぼ同水準といえる。

市場に対する進出[編集]

2007年に開始されたDDR3であるが、インテルのブレインであるCarlos Weissenbergは2008年8月ロールアウト時の講演で、2009年終わりもしくは2010年初期までDDR2の需要に追いつかないだろうと語った[13] (同じ見通しは市場調査会社DRAMeXchangeが1年早い2007年4月に発表している[14])。 DDR3の採用の増加は、新しいAMDPhenom IIおよびインテルCore i7プロセッサによる。これらはメモリコントローラーを内蔵しており、前者はDDR3を推奨し、後者は必須である。 2009年1月のIDCではDDR3の販売が2009年のDRAM市場の29%を占め、2011年には72%になるだろうとしている[15]

上位規格[編集]

2008年サンフランシスコで開催されたIntel Developer Forumで明らかにされた話では、DDR3の上位規格はDDR4であろうとのことであった[16]。現在設計段階であり、2012年にリリースされ、リリースされたときには1.5Vで動作するDDR3に比べ1.2Vもしくはそれ以下で動作するであろう[17][18]。毎秒20億回のデータ転送が行えるだろうとした。

脚注[編集]

  1. ^ Incept Inc.. “DDR3とは 【Double Data Rate 3】 (DDR3 SDRAM) - 意味/解説/説明/定義 : IT用語辞典”. 2010年5月20日閲覧。
  2. ^ AKIB PC Hotline! (2007年4月28日). “初のDDR3 DIMMが発売に、次世代チップセットに対応”. 2010年5月19日閲覧。
  3. ^ PC Watch (2007年6月28日). “CPU、HDD、メモリ相場情報(秋葉原 '08/6 第4週)”. 2010年5月19日閲覧。
  4. ^ PC Watch (2010年5月15日). “CPU、HDD、メモリ相場情報(秋葉原 '10/5 第3週)(メモリ) - Core i5-680が発売、2.5インチ640GBが8,000円割れ”. 2010年5月19日閲覧。
  5. ^ DDR4 not expected until 2015 - SemiAccurate
  6. ^ Shilov, Anton (2008年10月29日). “Kingston Rolls Out Industry’s First 2GHz Memory Modules for Intel Core i7 Platforms”. Xbit Laboratories. 2008年11月2日閲覧。
  7. ^ Intel Extreme memory Profile (Intel XMP) DDR3 Technology”. 2012年9月14日閲覧。
  8. ^ [1]
  9. ^ Elpida goes green with development of 50nm process DDR3 SDRAM
  10. ^ [2] Hewlett-Packard. Memory technology evolution: an overview of system memory technologies, page 18.
  11. ^ DDR3 SDRAM 新機能の説明 (PDF)”. エルピーダメモリ (2009年3月1日). 2010年5月27日閲覧。
  12. ^ DDR3: Frequently Asked Questions (PDF)”. 2009年8月18日閲覧。
  13. ^ IDF: "DDR3 won't catch up with DDR2 during 2009"”. pcpro.co.uk (2008年8月19日). 2009年6月17日閲覧。
  14. ^ Bryan, Gardiner (2007年4月17日). “DDR3 Memory Won't Be Mainstream Until 2009”. extremetech.com. http://www.extremetech.com/article2/0,2845,2115031,00.asp 2009年6月17日閲覧。 
  15. ^ Salisbury, Andy (2009年1月20日). “New 50nm Process Will Make DDR3 Faster and Cheaper This Year”. maximumpc.com. 2009年6月17日閲覧。
  16. ^ DDR4 PDF page 23
  17. ^ Looking forward to DDR4
  18. ^ DDR3 successor

関連項目[編集]

外部リンク[編集]