Zen 2

出典: フリー百科事典『ウィキペディア（Wikipedia）』
AMD Zen 2
生産時期 2019年7月から
販売者 AMD
設計者 AMD
生産者 TSMC (CPUダイ)
Global Foundries (I/Oダイ)
プロセスルール 7 nm (CPUダイ)[1][2]
14 nm (I/Oダイ)
(APUは全て7 nm)
命令セット AMD64
コア数 4-16 (メインストリーム)
8-64 (HEDT・サーバー)
ソケット Socket AM4 (メインストリーム)
Socket SP3 (サーバー)
Socket sTRX4（英語版） (HEDT)
コードネーム
  • Renoir  (APU)
  • Matisse (デスクトップ)
  • Castle Peak (HEDT)
  • Rome (サーバー)[2]
前世代プロセッサ Zen
次世代プロセッサ Zen 3
L1キャッシュ コア当たり64 KiB
L2キャッシュ コア当たり512 KiB
ブランド名 Ryzen、EPYC
テンプレートを表示

Zen 2（ゼン・ツー）とは、AMDによって開発されたCPUマイクロアーキテクチャのコードネームである。AMDのZen、Zen+マイクロアーキテクチャの後継にあたり、TSMC製7 nm（英語版）MOSFET素子により製造されている。メインストリーム・デスクトップ用のRyzen 3000 (コードネーム Matisse)、ハイエンド・デスクトップ用のThreadripper 3000[3][4]、APU用のRyzen 4000Gとして知られる、第3世代Ryzenプロセッサに使われている。2019年7月7日にRyzen 3000シリーズCPUが発表され[5][6]、2019年8月7日にZen 2ベースのEPYCサーバーCPU (コードネーム Rome)が発表された[7]。2019年11月に追加のチップセット、Ryzen 9 3950Xが発表された[5]。CES 2019において、AMDは8コア16スレッドのチップレットを含む、第3世代Ryzenのエンジニアリングサンプルを発表した[3]。AMDのCEOリサ・スーは、最終的なラインナップでは8コアより多いチップを予定していると述べた[8]。Computex 2019において、AMDはZen 2 "Matisse"プロセッサが12コアとなることを明らかにし、数週間後のE3 2019では16コアプロセッサである先述のRyzen 9 3950Xを明らかにした[9][10]。

Zen 2にはSpectreに対するハードウェアによる脆弱性緩和が含まれている[11]。Zen 2ベースのEPYCサーバーCPUでは、各マルチチップ・モジュール(MCM)パッケージにおいて、7 nmプロセスで製造された複数のCPUダイ(合計8個まで)と、14 nm I/Oダイを組み合わせる設計を採っている。これにより、ソケット当たり最大64個の物理コアと合計128個の計算スレッド(同時マルチスレッディング)をサポートすることができる。このアーキテクチャは、「プロコンシューマ」向けフラッグシッププロセッサであるThreadripper 3990Xのレイアウトとほぼ同じである[12]。Zen(14 nmマイクロアーキテクチャ、第1世代Ryzen)、Zen+(12 nmマイクロアーキテクチャ、第2世代Ryzen)に比べ、Zen 2はクロックあたりの命令実行数(IPC)が約15%向上している[要出典]。

設計[編集]

マルチチップ・モジュール・アプローチで設計された2つのZen 2プロセッサ。左のCPU(メインストリームのRyzen CPU)には小さく能力も低いI/Oダイと最大2つ(写真の例では1つ)のCCDが使われている。一方、右のCPU(ハイエンド・デスクトップ用Ryzen Threadripperとサーバ用EPYC CPU)にはより大きく能力も高いI/Oダイと8つのCCDが使われている。

Zen 2は、ZenやZen+に使われていたAMDの前世代Zenアーキテクチャの物理的設計パラダイムから大きく逸脱している。Zen 2は、CPUのI/Oコンポーネントが個別のダイにレイアウトされるような、チップレットとも呼ばれるマルチチップ・モジュール設計に移行している。その結果、スケーラビリティと製造コストが向上している。プロセス技術による物理的インターフェイスの縮小には限度があるため、I/Oコンポーネントを別のダイに分離することによってCPUダイより大きく、高性能にすることに成功している。このCPUダイ(AMDは「Core Complex Die」、CCDと呼んでいる)は、I/Oコンポーネントを別のダイに分離したためによりコンパクトになっているため、大きいダイと比べてより小さいプロセスルールで、欠陥品もより少なく製造できる。また、ダイが欠陥品となる確率はダイの大きさに比例するため、一つのウェハーからより多くのダイを切ることができる。加えて、中央のI/Oダイは複数のチップレットで共有できるため、多数のコアを持つプロセッサを設計することが容易になる[13][14][15]。

Zen 2マイクロアーキテクチャの簡単な図解

各CPUに8コアが搭載されているZen 2には、4コアの「コア・コンプレックス」(CCX)が2つずつ配置されている。これらのチップレットはTSMC製7 nm（英語版）MOSFET素子が使われており、大きさは74 - 80 mm2程である[14]。 このチップレットに約39億個のトランジスタが使われているのに対して、12 nmのIOD (I/Oダイ)には約125 mm2の大きさに20.9億個のトランジスタしか使われていない[16]。 L3キャッシュの大きさは、ZenやZen+が8 MiBであったのに比べ、8コアチップレットの各コアが16 MiBにアクセスできるため、32 MiBに倍増している[17]。実行単位の幅が128ビットから256ビットになっているため、AVX2の性能が大幅に向上している[18]。

I/Oダイには複数のバリエーションがあり、GlobalFoundriesの14 nm（英語版）プロセスのものや、同社の12 nm（英語版）プロセスのものがある。14 nmダイは多機能であり、EPYC Romeプロセッサに使われている一方、12 nm版はコンシューマ向けプロセッサに使われている[14]。どちらのプロセスも寸法が似ているため、トランジスタ密度もほぼ同じである[19]。

AMDのZen 2アーキテクチャはインテルのCascade Lakeマイクロアーキテクチャより低い消費電力でより高いパフォーマンスを実現できる。一例として、Intel Core i9-10980XE (TDP 165W)よりもAMD Ryzen Threadripper 3970X (TDP 140W、エコモード)の方が高いパフォーマンスを実現している[20]。

新機能[編集]

  • 新命令の追加: WBNOINVD、CLWB、RDPID、RDPRU、MCOMMIT。各命令は自身のCPUID ビットを用いる[21][22]。
  • Spectre V4投機的ストアバイパス脆弱性に対するハードウェア的緩和[23]。
  • ゼロレイテンシメモリミラーリングの最適化 (文書化されていない)[24]。
  • TAGE分岐予測の導入
  • Opキャッシュを4096エントリへ増量
  • AGUパイプラインの追加
  • チップレットへの最適化

カスタムAPUの採用製品[編集]

ギャラリー[編集]

  • AMD Ryzen 7 3700X

    AMD Ryzen 7 3700X

  • CPUパッケージから取り外されたメインストリームRyzen I/Oダイ

    CPUパッケージから取り外されたメインストリームRyzen I/Oダイ

  • EPYC I/Oダイ

    EPYC I/Oダイ

  • プロセッサパッケージから取り外されたCCD

    プロセッサパッケージから取り外されたCCD

  • キャリアなしのAMD EPYC 7702サーバ向けプロセッサ

    キャリアなしのAMD EPYC 7702サーバ向けプロセッサ

  • 殻割りしたAMD EPYC 7702。CCDが8つあることが分かる。はんだTIM (サーマル・インターフェース・マテリアル) が使用されている。Threadripperプロセッサも同様の構造をしている[25]。

    殻割りしたAMD EPYC 7702。CCDが8つあることが分かる。はんだTIM (サーマル・インターフェース・マテリアル) が使用されている。Threadripperプロセッサも同様の構造をしている[25]。

関連項目[編集]

ウィキメディア・コモンズには、Zen 2に関連するカテゴリがあります。

参考文献[編集]

  1. ^ Larabel, Michael (2017年5月16日). “AMD Talks Up Vega Frontier Edition, Epyc, Zen 2, ThreadRipper”. Phoronix. https://www.phoronix.com/scan.php?page=news_item&px=AMD-Financial-Day-2017 2017年5月16日閲覧。 
  2. ^ a b Cutress, Ian (2017年6月20日). “AMD EPYC Launch Event Live Blog”. AnandTech. http://www.anandtech.com/show/11562/amd-epyc-launch-event-live-blog-starts-4pm-et- 2017年6月21日閲覧。 
  3. ^ a b Cutress, Ian (2019年1月9日). “AMD Ryzen third Gen 'Matisse' Coming Mid 2019: Eight Core Zen 2 with PCIe 4.0 on Desktop”. AnandTech. https://www.anandtech.com/show/13829/amd-ryzen-3rd-generation-zen-2-pcie-4-eight-core 2019年1月15日閲覧。 
  4. ^ online, heise. “AMD Ryzen 3000: 12-Kernprozessoren für den Mainstream”. c't Magazin. 2020年11月6日閲覧。
  5. ^ a b Leather, Antony. “AMD Ryzen 9 3900X and Ryzen 7 3700X Review: Old Ryzen Owners Look Away Now” (英語). Forbes. 2019年9月19日閲覧。
  6. ^ “AMD Ryzen 3000 CPUs launching July 7 with up to 12 cores” (英語). PCGamesN. 2019年5月28日閲覧。
  7. ^ “2nd Gen AMD EPYC™ Processors Set New Standard for the Modern Datacenter with Record-Breaking Performance and Significant TCO Savings”. AMD (2019年8月7日). 2019年8月8日閲覧。
  8. ^ Hachman, Mark (2019年1月9日). “AMD's CEO Lisa Su confirms ray tracing GPU development, hints at more 3rd-gen Ryzen cores”. https://www.pcworld.com/article/3332205/amd/amd-ceo-lisa-su-interview-ryzen-raytracing-radeon.html 2019年1月15日閲覧。 
  9. ^ Curtress, Ian (2019年5月26日). “AMD Ryzen 3000 Announced: Five CPUs, 12 Cores for $499, Up to 4.6 GHz, PCIe 4.0, Coming 7/7”. https://www.anandtech.com/show/14407/amd-ryzen-3000-announced-five-cpus-12-cores-for-499-up-to-46-ghz-pcie-40-coming-77.html 2019年7月3日閲覧。 
  10. ^ Thomas, Bill (2019年6月10日). “AMD announces the Ryzen 9 3950X, a 16-core mainstream processor”. https://www.techradar.com/uk/news/amd-announced-the-ryzen-9-3950x-a-16-core-mainstream-processor 2019年7月3日閲覧。 
  11. ^ Alcorn, Paul (2018年1月31日). “AMD Predicts Double-Digit Revenue Growth In 2018, Ramps Up GPU Production”. Tom's Hardware. http://www.tomshardware.com/news/amd-stock-financials-earnings-cpu,36430.html 2018年1月31日閲覧。 
  12. ^ Shilov, Anton (2018年11月6日). “AMD Unveils 'Chiplet' Design Approach: 7nm Zen 2 Cores Meet 14 nm I/O Die”. https://www.anandtech.com/show/13560/amd-unveils-chiplet-design-approach-7nm-zen-2-cores-meets-14-nm-io-die 
  13. ^ “AMD Unveils 'Chiplet' Design Approach: 7nm Zen 2 Cores Meet 14 nm I/O Die”. AnandTech (2018年11月6日). 2019年6月17日閲覧。
  14. ^ a b c “AMD Zen 2 Microarchitecture Analysis: Ryzen 3000 and EPYC Rome”. AnandTech. p. 1 (2019年6月10日). 2019年6月17日閲覧。
  15. ^ “AMD Rome Second Generation EPYC Review: 2x 64-core Benchmarked”. AnandTech (2019年8月7日). 2019年9月29日閲覧。
  16. ^ https://www.tomshardware.com/reviews/ryzen-9-3900x-7-3700x-review,6214.html
  17. ^ “AMD Zen 2 Microarchitecture Analysis: Ryzen 3000 and EPYC Rome”. AnandTech (2019年6月10日). 2019年6月17日閲覧。
  18. ^ “AMD Zen 2 Microarchitecture Analysis: Ryzen 3000 and EPYC Rome”. AnandTech (2019年6月10日). 2019年6月17日閲覧。
  19. ^ https://fuse.wikichip.org/news/1497/vlsi-2018-globalfoundries-12nm-leading-performance-12lp/
  20. ^ “AMD Ryzen Threadripper 3970X Is An Absolutely Efficient Monster CPU”. 2020年11月6日閲覧。
  21. ^ “AMD Zen 2 CPUs Come With A Few New Instructions - At Least WBNOINVD, CLWB, RDPID - Phoronix”. 2020年11月6日閲覧。
  22. ^ “GNU Binutils Adds Bits For AMD Zen 2's RDPRU + MCOMMIT Instructions - Phoronix”. www.phoronix.com. 2020年11月6日閲覧。
  23. ^ btarunr (2019年6月12日). “AMD Zen 2 has Hardware Mitigation for Spectre V4”. https://www.techpowerup.com/256478/amd-zen-2-has-hardware-mitigation-for-spectre-v4 2019年10月18日閲覧。 
  24. ^ “Surprising new feature in AMD Ryzen 3000”. Agner's CPU blog. 2020年11月6日閲覧。
  25. ^ https://wccftech.com/amd-ryzen-threadripper-3970x-3960x-delidding-direct-die-cooling-tested/
スタブアイコン

この項目は、コンピュータに関連した書きかけの項目です。この項目を加筆・訂正などしてくださる協力者を求めています（PJ:コンピュータ/P:コンピュータ）。

生産終了
x86以前
x86-16 (16ビット)
x86-32/IA-32 (32ビット)
x86-64/AMD64 (64ビット)
RISC
現行
ARMv8
x86-64
マイクロアーキテクチャ
その他
「https://ja.wikipedia.org/w/index.php?title=Zen_2&oldid=95923376」から取得