RISC-V

出典: フリー百科事典『ウィキペディア(Wikipedia)』
ナビゲーションに移動 検索に移動
RISC-Vのロゴ
RISC-V
開発者 カリフォルニア大学バークレイ校
ビット数 32, 64, 128
発表 2010年(10年前) (2010
バージョン 2.2
デザイン RISC
タイプ Load-store
エンコード Variable
ブランチ Compare-and-branch
エンディアン Little
拡張 M, A, F, D, Q, C, P
オープン Yes
レジスタ
汎用 16, 32 (ゼロ・レジスタを1つ含む)
浮動小数点 32 (オプション)
2013年1月に製造されたRISC-Vプロセッサのプロトタイプ

RISC-V(リスク ファイブ)は、確立された縮小命令セットコンピュータ (RISC) の原則に基づいたオープン標準の命令セットアーキテクチャ (ISA) である。他の多くのISA設計とは異なり、RISC-V ISAは、使用料のかからないオープンソースライセンスで提供されている。多くの企業がRISC-Vハードウェアを提供したり、発表したりしており、RISC-Vをサポートするオープンソースのオペレーティングシステムが利用可能であり、いくつかの一般的なソフトウェアツールチェーンで命令セットがサポートされている。

RISC-V ISAの注目すべき特徴は、ロードストア・アーキテクチャ、CPU内のマルチプレクサを簡素化するビットパターン、IEEE 754浮動小数点、アーキテクチャ的に中立な設計、符号拡張を高速化するために最上位ビットを固定位置に配置することなどである。命令セットは、幅広い用途に対応できるように設計されている。可変幅で拡張可能なので、常により多くのエンコーディングビットを追加することができる。32、64、128ビットの3つのワード幅と、さまざまなサブセットをサポートしている。各サブセットの定義は、3つのワード幅によって若干異なる。サブセットは、小型の組み込みシステムパーソナルコンピュータ、ベクトルプロセッサを搭載したスーパーコンピュータ、倉庫規模の19インチラックマウント並列コンピュータをサポートしている。

ISAの128ビット伸張版の命令セットスペースが確保されたのは、60年にわたる業界の経験から、命令セット設計における最も回復不可能なエラーはメモリアドレススペースの不足であることが示されているからである。2016年時点で、128ビットISAは意図的に未定義のままであるが、これは、このような大規模なメモリシステムでの実用的な経験がまだほとんどないためである。864ビットまでの可変幅命令を実装する提案がある[1]

このプロジェクトは2010年にカリフォルニア大学バークレー校で開始されたが、コントリビューターの多くは大学とは関係のないボランティアである。他のアカデミックな設計は、一般的に説明を簡単にするためだけに最適化されているのに対し、RISC-Vの命令セットは、実用的なコンピュータで使用できるように設計されている。

2019年6月の時点で、ユーザスペースISAのバージョン2.2と特権ISAのバージョン1.11は凍結されており、ソフトウェアとハードウェアの開発を進めることができる。デバッグ仕様は、ドラフトとしてバージョン0.13.2が用意されている[2]

重要性[編集]

RISC-Vの製作者は、自由に利用可能ないくつものCPUデザインをBSDライセンス下で提供することを目指している。同ライセンスは、RISC-Vチップの設計や派生成果物を、RISC-V自身と同様オープンかつ自由に、またはクローズドで独占的に、作成することを許可する。

対照的に、商業チップ製造者、たとえばARMホールディングスミップス・テクノロジーズは、彼らの特許を利用するにあたり、相当のライセンス料を課する[3]。彼らはまた、設計の優位性や命令セットを記した文書を渡す前に秘密保持契約を要求する。

CPUの設計開発は、電子論理回路・コンパイラ・オペレーティングシステムにまたがる専門的な知識を要する。プロの設計部隊以外でこうした専門知識を有する組織は極めて稀である。そのため、現代的かつ高品質な汎用コンピュータ命令セットで広く利用可能なものはなく、また学術分野を除けば詳しい解説もなされていない。こうした背景があるため、多くのRISC-Vの貢献者(Contributor)は、RISC-Vをコミュニティの総力による賜物だとみなしている。そうした多くの貢献者からの要求があったことが、RISC-Vが幅広い利用目的に合うように設計された理由の一つに挙げられる。

また、RISC-Vの製作者たちは、CPU設計の検証にあたって、実機・シミュレーション問わず研究・利用の両方の立場での豊富な経験を持っている。RISC-V ISAの直接的な起源は、継続的に行われた学術的なコンピュータ設計プロジェクトにあり、それらのプロジェクトを補佐する狙いもあって始まったものである[4][5]

歴史[編集]

先行開発[編集]

RISC」という用語は1980年頃に作られた[6]。それ以前は、よりシンプルな設計のコンピュータは効率的な可能性があるといういくつかの知見は存在したが、そのような設計指針はまだ広まってはいなかった。単純で効率的なコンピュータは、常に学術的な関心にとどまっていた。

研究者は、RISC命令セットのDLXを、1990年に初版の『コンピュータ・アーキテクチャ 設計・実現・評価の定量的アプローチ』のために作成した。著者のデイビッド・パターソンは、後にRISC-Vを支援した。しかし、DLXは教育目的用だったため、研究者やホビーストはDLXをFPGAを使って実装したが、商業的には成功しなかった。

ARM CPUのバージョン2とその前は、パブリックドメインの命令セットであり、現在もまだGNUコンパイラコレクションによってサポートされている。このISA向けに、3つのオープンソースのコアが存在するが、もはや製造されていない[7][8]

OpenRISCは、DLXをベースとしたオープンソースのISAであり、RISCの実装の1つである。OpenRISCはGCCとLinuxの実装を完全にサポートしているが、商業的な実装は少ない。

RISC-Vという名称は、カリフォルニア大学バークレイ校が発表したRISC ISAの5番目のメジャー・バージョンであることを表している[4]。RISC-Vの前の4つのバージョンは、それぞれRISC-I[9]、RISC-II[10]、SOAR[11]、およびSPUR[12]である。

財団[編集]

カリフォルニア大学バークレイ校Krste Asanovićは、オープンソースのコンピュータシステムが広く普及している状況を認識していた。2010年、彼は「夏の3ヶ月の短期間プロジェクト」の中で、RISC-Vを開発、公開することを決意した。この計画は、研究者や企業のユーザーに役立つものだったため[5]、バークレイ校のデイビッド・パターソンも協力した。もともとパターソンは、バークレイRISCの特性を定めた人物であり、RISC-Vは、彼のRISC-Vの研究プロジェクトの長い経歴の一つである。初期の開発では、DARPAが財政支援を行っていた[4]

RISC-V財団をサポートしている組織としては、アドバンスト・マイクロ・デバイセズ[13]、Andes Technology[14]BAEシステムズ、Berkeley Architecture Research、Bluespec, Inc.、Cortus、Google、GreenWaves Technologies、ヒューレット・パッカード・エンタープライズ華為技術IBM、Imperas Software、中国科学院、IIT Madras、ラティスセミコンダクター、Mellanox Technologies、Microsemiマイクロン・テクノロジNVIDIANXPセミコンダクターズオラクルクアルコム、Cryptography Research、ウェスタン・デジタル、SiFiveなどがある[15][16][17]

表彰[編集]

  • 2017年、Linley Groupにより、ベスト・テクノロジー(命令セット)賞に選定された。

開発動機[編集]

RISC-Vの設計者は、命令セットは、ハードウェアとソフトウェアの中間に存在する故に、コンピュータのインタフェースの中心であると主張している。もし、良い命令セットがオープンで誰もが利用できるなら、ソフトウェアの再利用がより可能になり、そのコストは劇的に削減されるだろう。また、ハードウェア製造者間の競争が促進され、ハードウェア製造者は、より多くのリソースを設計に使えるようになり、ソフトウェア・サポートに使うリソースは少なくできる[5]

彼らの主張によれば、命令セットの設計では新しい設計原理が現れることはほとんどなく、過去40年の中で最も成功した設計はますます似通って来ている。失敗した設計のほとんどは、出資した企業が商業的に失敗したのであり、命令セットが技術的に劣っていたからではない。よって、よく設計されたオープンな命令セットが、十分に確立された設計原理を用いて設計されれば、多くのベンダーが長期間に渡ってサポートする気になるだろう[5]

先行のオープンなISAのほとんどは、ライセンスにGNU General Public License(GPL)を使用することで、ユーザーにコピーや利用するにあたって、実装をオープンにするようにさせていた。

他の学術目的の設計とは異なり、RISC-V命令セットは、研究内容の説明のための簡略化に最適化するのではなく、実用的なコンピュータに最適化した簡略化にすると宣言されている。この簡略化はコンピュータの速度向上を目的とするが、コストや電力使用量も削減される。この命令セットに含まれるものは、ロード/ストア アーキテクチャ、CPU内部のマルチプレクサを単純化するビット・パターン、簡略化された標準に基いた浮動小数点、アーキテクチャに中立な設計、および、最上位の符号ビットを固定とすることによる符号拡張の高速化である。符号拡張は、しばしば、クリティカル・タイミング・パスになると言われている。

命令セットは、幅広い層のユーザー向けに設計されている。32-、64-、128-ビットの3つのワード幅、様々なサブセットをサポートする。各サブセットの定義は、3つワード幅間で、わずかに変化する。サブセットは、小さな組み込みシステムパーソナルコンピュータ、ベクタプロセッサを持つスーパーコンピュータ、および、ウェアハウス・スケールのラック・マウント型並列計算マシンをサポートする。

命令セットは、可変長幅で、拡張可能であるため、より多くのエンコード・ビットが追加可能である。ISAには128ビットまで拡張されたバージョンまで予約されている。これは、過去60年の業界の歴史の中で、過去の命令セットでメモリアドレス空間が不足していたことが原因で、取り返しのつかない失敗が起きたことを反映している。2016年現在、128-ビットのISAは、その巨大なメモリシステムに関する知見がほとんどないために、意図的に未定義にされている。

しかしながら、RISC-Vは、設計者の学術利用もサポートしている。整数命令のサブセットは単純であるため、学生が初歩的な練習をすることができ、整数命令サブセットはシンプルなISAであるため、ソフトウェアによる研究用マシンの制御にも利用できる。可変長のISAは、学生の練習と研究のための拡張を可能にする[4]。別定義の特権命令セットを用いれば、OSの研究を、コンパイラを再設計せずにサポートできる[18]。RISC-Vのオープンな知的財産によって、設計を公開したり、再利用したり、修正が可能になる[4]

実装[編集]

RISC-Vオーガニゼーションは、RISC-VのCPUとSoCの実装リストを管理している[19]

既存[編集]

既存の商用実装には以下のようなものがある。

  • アリババグループは2019年7月、史上最速のRISC-Vプロセッサ「2.5GHz 16コア64ビット(RV64GCV) XuanTie 910」アウトオブオーダープロセッサを発表した[20]
  • 2016年にコンソーシアムに参加したRISC-V Internationalの創設メンバー[21]であるAndes Technology Corporationは、2017年に初めて2つのRISC-Vコアをリリースした。N25とNX25というコアには、完全なデザインエコシステムと多数のRISC-Vパートナーが付属している。AndesはRISC-Vエコシステムの開発を積極的に推進しており、2018年にはいくつかのRISC-V新製品をリリースする予定。
  • CloudBEARは、さまざまなアプリケーション向けに独自のRISC-Vコアを開発するプロセッサIP企業である[22]
  • CodasipとUltraSoCは、CodasipのRISC-VコアなどのIPとUltraSoCのデバッグ、最適化、アナリティクスを組み合わせたRISC-V組み込みSOC向けに完全にサポートされた知的財産を開発している[23]
  • GigaDeviceは、RISC-VベースのMCUシリーズ(RV32IMAC、GD32Vシリーズ)[24]を持っており、そのうちの1つが中国の電子企業Sipeed社が製造したLongan Nanoボードに採用されている[25]
  • GreenWaves Technologiesは2018年2月、32ビット1コントローラ+8個のコンピュートコア、32ビットSoC(RV32IMC)、デベロッパーボードを搭載したGAP8の発売を発表した。彼らのGAPuino GAP8開発ボードは2018年5月に出荷を開始した[26] [27] [28]
  • IAR Systemsは、RV32 32ビットRISC-Vコアと拡張機能をサポートする「IAR Embedded Workbench for RISC-V」の最初のバージョンをリリースした。今後のリリースでは、64ビットのサポートとより小型のRV32Eベース命令セットのサポート、機能安全認証とセキュリティソリューションが含まれる予定。
  • FPGAコアのインスタントSoCRISC-Vコア。C++で定義されたRISC-Vコアを含むSystem On Chip
  • SEGGERは、同社のデバッグ・プローブJ-Link[29]、同社の統合開発環境Embedded Studio[30]、RTOSのembOSと組み込みソフトウェアにRISC-Vコアのサポートを追加した[31]
  • RISC-Vハードウェアの開発に特化して設立されたSiFiveは、2017年にリリースされたプロセッサモデルを持っている[32] [33]。これらには、Linuxなどの汎用OSを実行可能なクアッドコア、64ビット(RV64GC)のシステムオンチップ(SoC)が含まれている[34]
  • RISC-V Internationalの創設メンバーであり、最初の商用RISC-V IPベンダーの1社であるSyntacore[35]は、2015年からRISC-V IPファミリーの開発とライセンス供与を行っている。2018年現在、製品ラインにはオープンソースのSCR1 MCUコア(RV32I/E[MC])を含む8つの32コアと64ビットコアが含まれている[36]。2016年にはSyntacore IPをベースにした最初の商用SoCがデモされた[37]
  • UltraSOCは標準トレースシステムを提案し、実装を寄贈した。
  • Western Digitalは2018年12月、SweRVと呼ばれるRV32IMCコアを発表した。SweRVは、インオーダー2ウェイスーパースカラと9ステージのパイプライン設計を特徴とする。WDは、SweRVベースのプロセッサをフラッシュコントローラやSSDに採用する予定で、2019年1月にサードパーティ向けにオープンソースとして公開している[38] [39] [40]
  • Espressifは、同社のESP32-S2マイクロコントローラにRISC-V ULPコプロセッサを追加した。

開発中[編集]

  • ASTCは、組み込みIC用のRISC-V CPUを開発した[41]
  • Centre for Development of Advanced Computing, India(C-DAC)は、64ビットのアウトオブオーダーのクアッドコアRISC-Vプロセッサを開発している[42]
  • Cobham GaislerのNOEL-V 64ビット[43]
  • ケンブリッジ大学コンピューター研究所が、FreeBSDプロジェクトと共同で、そのオペレーティングシステムを64ビットRISC-Vに移植し、ハードウェア・ソフトウェア研究プラットフォームとして使用していると発表している。
  • Esperanto Technologiesは、RISC-Vベースの高性能コア「ET-Maxion」、エネルギー効率の高いコア「ET-Minion」、グラフィックスプロセッサ「ET-Graphics」の3つのプロセッサを開発していると発表した[44]
  • チューリッヒ工科大学ボローニャ大学は、エネルギー効率の高いIoTコンピューティングのための並列超低電力(PULP)プロジェクトの一環として、オープンソースのRISC-V PULPinoプロセッサを共同開発した[45]
  • European Processor Initiative(EPI)、RISC-V Accelerator Stream。 [46] [47]
  • インド工科大学マドラス校は、IoT用の小型32ビットCPUから、RapidIOやHybrid Memory Cube技術をベースにしたサーバーファームなどの倉庫規模のコンピュータ向けに設計された大規模64ビットCPUまで、6つの用途に合わせて6つのRISC-VオープンソースCPU設計を開発している。
  • lowRISCは、64ビットのRISC-V ISAをベースにした完全オープンソースのハードウェアSoCを実装する非営利プロジェクトである。
  • Nvidiaは、GeForceグラフィックスカードのFalconプロセッサを置き換えるためにRISC-Vを使用する計画[48]
  • SiFiveは、同社初のRISC-Vアウトオブオーダー高性能CPUコア「U8シリーズプロセッサIP」を発表した[49]

オープンソース[編集]

以下のように多くのオープンソースのRISC-V CPUの設計がある。

  • バークレーCPU。これらは独自のハードウェア設計言語「Chisel」で実装されており、有名な電車のエンジンにちなんだ名前のものもある。
    • 64ビットのRocket[50]。Rocketは、パーソナルデバイスのような小型で低消費電力の中間的なコンピュータに適している。スティーブンソンのロケットにちなんで命名された。
    • 64ビットのBerkeley Out of Order Machine(BOOM)[51]。BOOMは、合成可能でパラメータ化可能なオープンソースの RV64GC RISC-V コアで、ハードウェア構築言語 Chisel で書かれている。BOOMはRocketのために作られたインフラストラクチャの多くを使用しており、個人用、スーパーコンピュータ、倉庫規模のコンピュータで使用できる可能性がある。
    • 学生プロジェクト用に設計されたバークレー[52]の 5 つの 32 ビット Sodor CPUデザイン[53]Sodorは、「きかんしゃトーマス」を題材にした童話に出てくる架空の列車の島である。
  • Claire Wolf[54]によるpicorv32。Verilogによる32ビットマイクロコントローラユニット(MCU)クラスRV32IMCの実装。
  • Syntacoreのscr1[55]Verilogによる32ビットマイクロコントローラーユニット (MCU)クラスRV32IMC実装。
  • チューリヒ工科大学 / ボローニャ大学の PULPino (Riscy and Zero-Riscy)[56]。PULPino のコアは、マイクロコントローラ(Zero-Riscy) 用のシンプルな RV32IMC ISA や、組み込み信号処理用のカスタム DSP 拡張機能を備えたより強力な RV32IMFC ISA を実装している。

ソフトウェア[編集]

新しい命令セットを作る際に一般的な問題点は、CPUの設計とソフトウェアが存在しないことである[要出典]が、RISC-Vのウェブサイトには、オペレーティングシステムをサポートするために、ユーザーモード命令の仕様と、汎用目的の特権命令セットの予備仕様が用意されている[57]

オープンソースのCPU設計としては、64-bit Berkeley Out of Order Machine(BOOM)[58]、64-bit Rocket[59]、Berkeleyによる5種類の32-bit Sodor CPUの設計[60]、Clifford Wolfによるpicorv32、Syntacoreによるscr1、ETH Zürich / University of BolognaによるPULPino(Riscy and Zero-Riscy)[61]などが存在する。第3世代のSodor CPUは小型の組み込みCPUに適しているように考えられている。Rocketは小型の低消費電力の個人用中型コンピュータに適している可能性がある。BOOMはRocket向けに作られた命令の多くを使用しており、パーソナルコンピュータ、スーパーコンピュータ、データセンタースケールのコンピュータに適している可能性がある。picorvおよび scr1は32ビットのマイクロコントローラ・ユニット(microcontroller unit; MCU)クラスのRV32IMCのVerilog実装である。PULPinoのコアは、マイクロコントローラ(Zero-Riscy)または組み込み信号処理のためのカスタムDSP拡張を搭載したより強力なRV32IMFC ISA向けの、シンプルなPV32IMC ISAを実装している。

設計用ソフトウェアには設計コンパイラのChisel[62]があり、デバイスで使用するためのVerilogでの設計工数を削減することができる。ウェブサイトでは、コアの実装をテストするための検証用データが公開されている。

現在利用可能なRISC-Vソフトウェアのツールとしては、GNU Compiler Collection(GCC)ツールチェーン(GDBおよびデバッカーを含む)、LLVMツールチェーン、OVPsim英語版 simulator(およびRISC-V Fast Processor Modelsのライブラリ)、Spike simulator、およびQEMU内のシミュレータが存在する。

オペレーティング・システムのサポートも、Linuxカーネル、FreeBSDNetBSDに存在しているが、特権モード命令は2019年3月14日 (2019-03-14)現在は標準化されていない[63]ため、暫定的な対応となっている。RISC-Vアーキテクチャへの予備のFreeBSD移植版は2016年2月にアップストリームに反映され、FreeBSD 11.0で公開された[64][65]Debianへのポート[66]およびFedoraへのポート[67]はすでに安定している。Das U-Bootへのポートが存在する[68]。UEFI仕様v2.7のRISC-Vバインディングおよびtianocoreへのポートは、HPEのエンジニアによって完了しており、アップストリームに反映されることが期待されている。seL4マイクロカーネルのポートも存在する[69][70]ウェブブラウザ上でRISC-V Linuxが動作するシミュレータシステムがJavaScriptで書かれている[71]

設計[編集]

ハードウェアコアはRocket Core Generatorを使用して生成できる[72]

脚注[編集]

  1. ^ Wolf. “Alternative proposal for instruction length encoding”. Cliffords Subversion Servier. Clifford Wolf. 2019年10月20日閲覧。
  2. ^ Privileged ISA Specification”. RISC-V International. Template:Cite webの呼び出しエラー:引数 accessdate は必須です。
  3. ^ Demerjian, C. (2013年). “A long look at how ARM licenses chips: Part 1”. SemiAccurate. 2018年7月21日閲覧。How ARM licenses it’s IP for production: Part 2”. 2018年7月21日閲覧。
  4. ^ a b c d e The RISC-V Instruction Set Manual, Volume I: Base User-Level ISA version 2.2”. University of California, Berkeley. 2017年5月25日閲覧。
  5. ^ a b c d Instruction Sets Should be Free”. U.C. Berkeley Technical Reports. Regents of the University of California. 2016年11月15日閲覧。
  6. ^ Patterson, David A; Ditzel, David R. (October 1980). “The Case for the Reduced Instruction Set Computer”. ACM SIGARCH Computer Architecture News 8 (6): 25. doi:10.1145/641914.641917. http://dl.acm.org/citation.cfm?id=641917. 
  7. ^ Amber ARM-compatible core”. OpenCores. OpenCores. 2014年8月26日閲覧。
  8. ^ ARM4U”. OpenCores. OpenCores. 2014年8月26日閲覧。
  9. ^ Patterson, David A.; Sequin, Carlo H. (1981). “RISC I: A reduced instruction set VLSI computer”. ISCA: 443-458. 
  10. ^ Katevenis, Manolis G.H.; Sherburne, Jr., Robert W.; Patterson, David A. (August 1983). “The RISC II micro-architecture”. Proceedings VLSI 83 Conference. 
  11. ^ Ungar, David; Blau, Ricki; Foley, Peter; Samples, Dain; Patterson, David (1984). “Architecture of SOAR: Smalltalk on a RISC”. ISCA: 188–197. 
  12. ^ Lee, David D.; Kong, Shing I.; Hill, Mark D.; Taylor, George S.; Hodges, David A.; Katz, Randy H.; Patterson, David A. (December 1989). “A VLSI chip set for a multiprocessor workstation–Part I: An RISC microprocessor with coprocessor interface and support for symbolic processing.”. IEEE JSSC 24 (6): 1688–1698. 
  13. ^ Finley, Klint. “Turing Prize Winners Paved Way to Smartphone Chips”. Wired.com. 2018年3月21日閲覧。
  14. ^ AndeStar Architecture”. Andes Technology. 2018年7月19日閲覧。 “Andes is a founding member of the RISC-V Foundation”
  15. ^ Google, Oracle and HP Join RISC-V”. EE Times. UBM. 2016年2月11日閲覧。
  16. ^ Members at a Glance”. riscv.org. 2018年1月2日閲覧。
  17. ^ “グーグル、オラクル、HPEなどがRISCプロセッサのオープンな命令セットを開発する「RISC-V」参加へ”. @IT. (2016年1月5日). http://www.atmarkit.co.jp/ait/articles/1601/05/news090.html 2016年10月25日閲覧。 
  18. ^ Draft Privileged ISA Specification 1.9”. RISC- V. RISC-V Foundation. 2016年8月30日閲覧。
  19. ^ RISC-V Cores and SoC Overview”. RISC-V (2019年9月25日). 2019年10月5日閲覧。
  20. ^ China's Alibaba is making a 16-core, 2.5 GHz RISC-V processor”. www.techspot.com. 2019年7月30日閲覧。
  21. ^ Andes Technology”. RISC-V International. 2018年7月10日閲覧。
  22. ^ CloudBEAR”. 2018年10月16日閲覧。
  23. ^ Manners (2016年11月23日). “Codasip and UltraSoC Combine on RISC-V”. Electronics Weekly. Metropolis International Group, Ltd.. 2016年11月23日閲覧。
  24. ^ GigaDevice Unveils The GD32V Series With RISC-V Core in a Brand New 32-bit General Purpose Microcontroller”. www.gigadevice.com. 2019年8月29日閲覧。
  25. ^ Sipeed Longan Nano - RISC-V GD32VF103CBT6 Development Board” (英語). www.seeedstudio.com. 2019年8月29日閲覧。
  26. ^ GreenWaves GAP8 is a Low Power RISC-V IoT Processor Optimized for Artificial Intelligence Applications”. CNXSoft: Embedded Systems News (2018年2月27日). 2018年3月4日閲覧。
  27. ^ Yoshida, Junko (2018年2月26日). “AI Comes to Sensing Devices”. EE Times. https://www.eetimes.com/document.asp?doc_id=1333003 2018年7月10日閲覧。 
  28. ^ “GreenWaves Technologies Announces Availability of GAP8 Software Development Kit and GAPuino Development Board” (プレスリリース), (2018年5月22日), https://greenwaves-technologies.com/en/gap8-software-development-kit-and-gapuino-development-board/ 
  29. ^ SEGGER Adds Support for SiFive's Coreplex IP to Its Industry Leading J-Link Debug Probe”. 2017年9月19日閲覧。
  30. ^ PR: SEGGER Embedded Studio supports RISC-V architecture”. 2017年11月23日閲覧。
  31. ^ PR: SEGGER presents RTOS, stacks, middleware for RISC-V”. 2017年12月8日閲覧。
  32. ^ HiFive1”. SiFive. 2018年7月10日閲覧。
  33. ^ SiFive. “Hi-Five1: Open-source Arduino-Compatible Development Kit”. Crowd Supply. 2016年12月2日閲覧。
  34. ^ FU540 SoC CPU”. SiFive. 2018年10月24日閲覧。
  35. ^ Syntacore”. 2018年12月11日閲覧。
  36. ^ SCR1, open-source RISC-V core”. 2018年12月11日閲覧。
  37. ^ RISC-V workshop proceedings” (2016年12月11日). 2018年12月11日閲覧。
  38. ^ Shilov. “Western Digital Reveals SweRV RISC-V Core, Cache Coherency over Ethernet Initiative”. www.anandtech.com. 2019年5月23日閲覧。
  39. ^ Western Digital Releases SweRV RISC-V Core Source Code” (英語). AB Open (2019年1月28日). 2019年5月21日時点のオリジナルよりアーカイブ。 Template:Cite webの呼び出しエラー:引数 accessdate は必須です。
  40. ^ Cores-SweRV - GitHub
  41. ^ “Re: [isa-dev RISC V ISA for embedded systems”]. https://groups.google.com/a/groups.riscv.org/d/msg/isa-dev/j2okI7akT74/BQdUwjMRAgAJ 2016年11月10日閲覧。 
  42. ^ C-DAC announces Tech Conclave 2019”. The Times of India. 2019年4月12日閲覧。
  43. ^ NOEL-V Processor”. Cobham Gaisler. 2020年1月14日閲覧。
  44. ^ Esperanto exits stealth mode, aims at AI with a 4,096 core 7nm RISC-V monster”. wikichip.org (2018年1月). 2018年1月2日閲覧。
  45. ^ PULPino GitHub project”. GitHub. 2018年2月2日閲覧。
  46. ^ Accelerator Stream”. European Processor Initiative (EPI). 2020年2月22日閲覧。
  47. ^ Redmond (2019年8月20日). “How the European Processor Initiative is Leveraging RISC-V for the Future of Supercomputing”. RISC-V International News. RISC-V International. Template:Cite webの呼び出しエラー:引数 accessdate は必須です。
  48. ^ Xie, Joe (July 2016). NVIDIA RISC V Evaluation Story. 4th RISC-V Workshop. Youtube.
  49. ^ Andrei Frumusanu (2019年10月30日). “SiFive Announces First RISC-V OoO CPU Core: The U8-Series Processor IP”. Anandtech. Template:Cite webの呼び出しエラー:引数 accessdate は必須です。
  50. ^ Asanović. “rocket-chip”. GitHub. RISC-V International. 2016年11月11日閲覧。
  51. ^ Celio. “riscv-boom”. GitHub. Regents of the University of California. 2020年3月29日閲覧。
  52. ^ Celio. “riscv-sodor”. GitHub. Regents of the University of California. 2016年11月11日閲覧。
  53. ^ Celio. “ucb-bar/riscv-sodor”. github. Regents of the University of California. 2019年10月25日閲覧。
  54. ^ Wolf. “picorv32”. GitHub. 2020年2月27日閲覧。
  55. ^ scr1”. GitHub. Syntacore. 2020年1月13日閲覧。
  56. ^ Traber. “PULP: Parallel Ultra Low Power”. ETH Zurich, University of Bologna. 2016年8月5日閲覧。
  57. ^ RISC-V The Free and Open Instruction Set”. RISC-V Foundation. 2016年11月11日閲覧。
  58. ^ Celio, Christopher. “riscv-boom”. GitHub. Regents of the University of California. 2016年11月11日閲覧。
  59. ^ Asanović, Krste. “rocket-chip”. GitHub. The RISC-V Foundation. 2016年11月11日閲覧。
  60. ^ Celio, Christopher. “riscv-sodor”. GitHub. Regents of the University of California. 2016年11月11日閲覧。
  61. ^ Traber, Andreas. “PULP: Parallel Ultra Low Power”. ETH Zurich, University of Bologna. 2016年8月5日閲覧。
  62. ^ Chisel: Constructing Hardware in a Scala Embedded Language”. UC Berkeley. Regents of the University of California. 2015年2月12日閲覧。
  63. ^ Waterman, Andrew. “Draft Privileged ISA Specification 1.9”. RISC-V. RISC-V Foundation. 2016年8月30日閲覧。
  64. ^ "FreeBSD Wiki: RISC-V".
  65. ^ "FreeBSD Foundation: Initial FreeBSD RISC-V Architecture Port Committed".
  66. ^ Montezelo, Manuel. “Debian GNU/Linux port for RISC-V 64”. Google Groups. Google. 2018年7月19日閲覧。
  67. ^ Architectures/RISC-V”. Fedora Wiki. Red Hat. 2016年9月26日閲覧。
  68. ^ Begari, Padmarao. “U-Boot port on RISC-V 32-bit is available”. Google Groups. Microsemi. 2017年2月15日閲覧。
  69. ^ Almatary, Hesham. “RISC-V, seL4”. seL4 Documentation. Commonwealth Scientific and Industrial Research Organisation (CSIRO). 2018年7月13日閲覧。
  70. ^ Almatary, Hesham. “heshamelmatary”. GitHub. 2018年7月13日閲覧。
  71. ^ “[JavaScript ANGEL is a Javascript RISC-V ISA (RV64) Simulator that runs riscv-linux with BusyBox.]”. RISCV.org. 2019年1月17日閲覧。
  72. ^ RISC-V[出典無効]

引用エラー: <references> で定義されている name "contributors" の <ref> タグは、先行するテキスト内で使用されていません。
引用エラー: <references> で定義されている name "rocketsspeed" の <ref> タグは、先行するテキスト内で使用されていません。

引用エラー: <references> で定義されている name "shakti" の <ref> タグは、先行するテキスト内で使用されていません。

公開資料、解説書[編集]

  • RISC-V Publications
  • David Patterson & John Hennessy: "Computer Organization and Design (RISC-V Edition)", Morgan Kaufmann, ISBN 978-0128122754 (Apr. 27th, 2017).
  • David Patterson & Andrew Waterman: "RISC-V reader: an open architecture atlas", Strawberry Canyon, ISBN 978-0-9992491-1-6 (Sep. 10th, 2017).
  • John Hennessy & David Patterson: "Computer Architecture (6th Edition)", Morgan Kaufmann, ISBN 978-0128119051 (Dec, 7th, 2017).
  • デイビッド・パターソン、アンドリュー・ウォーターマン、成田 光彰 (訳):「RISC-V原典 オープンアーキテクチャのススメ」、日経BP社、ISBN 978-4822292812(2018年10月18日)。

関連項目[編集]

外部リンク[編集]