マルチゲート素子

出典: フリー百科事典『ウィキペディア(Wikipedia)』
移動: 案内検索

マルチゲート素子 (multigate device, multiple gate field effect transistor;MuGFET) とは、半導体素子であるMOSFETの新たな方式の1つであり、単一のチャンネルに対して複数のゲートを持つ構成のものを指す。このトランジスタの構造は、CMOS構造のマイクロプロセッサ記憶素子を製造する半導体メーカーが2011年現在も開発している次世代技術の1つであり、ゲートの配置方法などによって幾つかの形式に分かれるとともに、開発の進展状況も各社で異なる。

マルチゲートは、電気的には単一ゲートのように振舞う複数のゲート面が単一ゲート電極として制御するものや、個別のゲート電極として制御を行うものがある。 マルチゲート素子が持つ個別のゲート電極は、"Multiple Independent Gate Field Effect Transistor"や"MIGFET"と呼ばれることがある。

多様なマルチゲート素子
Aは従来のプレナー型MOS-FETの構造である。B以下がマルチゲート素子の構造である。
(従来の)プレナー型MOS-FETの構造概略(n型)
L:チャンネル長, W:チャンネル幅
MOS-FETの動作模式図(n型)
A:ゲート電極にプラスの電圧が加わると正電位に引かれて負の電荷の電子が集まる。
B:ドレインに正の電圧、ソースに負の電圧が加わることで、ゲートの電位に引かれて集まった電子が結果としてドレインとソースの間に流れを作る。
SOIを用いた部分空乏型と完全欠乏型のMOS-FETの模式図
1. ゲート 2. ドレイン 3.ソース 4.SOI 5.シリコン基板 6.空乏層
主にリーク電流を遮断する目的でチャンネル底部に絶縁層が設けられる。この絶縁層はSOI(Silicon on Insulator) と呼ばれ、空乏層の有無などによって部分空乏型(A)と完全空乏型(B)の2種類に大別される。

経緯[編集]

1940年代に固体金属によって増幅機能を持ったトランジスタが開発され、やがて単体の電子部品だったトランジスタがシリコン製の板に幾つも作り込まれて集積回路が登場した。半導体メーカーはアナログ用ICだけでなくデジタル用ICという新たな市場を開拓し、半導体製造業は一大産業に成長した。1つ1つのトランジスタが微細化されることで動作特性や消費電力の面で年々性能が向上し、「ムーアの法則」と呼ばれる驚異的な性能向上が果たされた。やがて半導体メーカーなどは21世紀直前になると、これまで同様に将来も集積度を向上させる技術的な余地が容易には見出せないでいた。シリコン以外の材料や電子流ではなく光演算素子なども検討課題の1つだったが、より現実的な解の1つとしてゲートの複数化/立体化があった。この技術の具体的な開発競争は21世紀に入ってから始まった。 ムーアの法則を延長させる技術として[1]半導体各社が取り組むようになった。

マルチゲート・トランジスタの開発へ取り組みは、AMD社、日立社、IBM社、インフィニオン社、インテル社、TSMC社、フリースケール社, カリフォルニア大学バークレー校、そして、その他の多くの企業・団体が行っていると報告があり、国際半導体技術ロードマップ (ITRS) では 32nm世代以降で本技術が登場するのではないかと予想がなされていた[2]

広く普及するための壁の1つは製造容易性であると考えられる。特に現状の半導体設計は従来の2次元的なパターン設計技術に3次元的な要素が考慮され始めた段階であり、フォトリソグラフィなどに関連する設計と製造の現場では、現状のプレナー型と非プレナー型の両設計間で大きな変更が求められる。 素子の微細化のための他の相補的な戦略には、歪みシリコン技術を用いたチャンネルや、SOI(Silicon on Insulator)技術、"High-k"(高比誘電率膜)技術やメタルゲート技術がある。

過去数十年間、プレナー型トランジスタはICの中心であり続け、個別トランジスタの大きさは常に縮小し続けた。大きさが縮小したことで、プレナー型トランジスタは好ましくない short channel effect(SCE)[3]によって将来の困難が予想され、特に素子が動作していない間も流れることで電力を消費する「オフステート・リーク電流」が問題となる[4] 。マルチゲート素子では、チャンネルは複数のゲートによる複数の面で囲まれるので「オフステート・リーク電流」の抑制に効果を発揮する。マルチゲートは、駆動電流と呼ばれる「オンステート」の電流も向上させる。これらの長所は低消費電力化と素子の能力向上となって表れる。 非プレナー型素子は従来のプレナー型トランジスタよりも小型であり、トランジスタの集積度を高められることであらゆる小型電子機器の小型化が実現可能だとされる。

利点[編集]

  • 平面から立体へ構造が変わることで、トランジスタの集積度が高められる → 小型化
  • 「オフステート・リーク電流」が抑制でき、「オンステート電流」の効果も向上させられる → 低消費電力/低発熱化
  • ゲート長の制約から解放され、最適のしきい値電圧が選べる → 小型化、低消費電力/低発熱化

課題[編集]

従来型の半導体製造工程で非プレナー型マルチゲート素子を製造するための挑戦すべき課題:

  • 数十ナノメーター幅の「フィン」状の薄いシリコンの製作
  • フィンの周囲に密着するゲートの製作

派生型[編集]

多様なマルチゲート素子

数十ものマルチゲート・トランジスタの派生型が文献上では存在する。 一般にこれらの派生型は、アーキテクチャー(プレナー型/非プレナー型)とチャンネル数/ゲート数(2, 3, 4)で識別・分類できる

プレナー・ダブルゲート・トランジスタ[編集]

プレナー・ダブルゲート・トランジスタは、非プレナー型の垂直トランジスタ構造でのより厳しい光学印刷技術を避けて(層の上に層を重ねた)従来型のプレナー型の製造技術でダブルゲート素子を構築したものである。 プレナー・ダブルゲート・トランジスタでは、チャンネルは、2つの独立して作られたゲート/ゲート酸化積層の間に挟み込まれている。 このような構造での最初の挑戦は、下層と上層との間でセルフ・アライメント[5]させることで実現できた[6]

Flexfet[編集]

Flexfet は、ダマシン金属によるトップゲートを持つMOSFETと、ゲートトレンチでのセルフアラインを行って植え込まれたJFETのボトムゲートという、プレナー型の独立ダブルゲート・トランジスタである。 この素子は、非植込みで超浅のソースとドレインの接続部と、上部に出ないソースとドレイン部、そしてゲート部を最後に作る手順によって、光学印刷より短いチャンネル長であるために高い縮小性がある。 Flexfet は、(1): トップとボトムのゲートでトランジスタ動作を行う。(2): トップゲートの動作がボトムゲートの動作に影響を及ぼし、またこの逆も同様で、2つが1組となってゲート動作が行われる。……ということから、真のダブルゲート・トランジスタである[7] Flexfet は、"American Semiconductor, Inc."によって開発され製造された。

FinFET[編集]

ダブルゲートを持ったフィン電界効果トランジスタ素子の模式図

"FinFET" という言葉は、従来の "DELTA" (シングルゲート・トランジスタ)による設計[8]を元にして非プレナー型ダブルゲート・トランジスタをSOI基板上に構築したものを説明するのに、カリフォルニア大学のバークレイ研究所 (University of California, Berkeley researchers, Profs. Chenming Hu, Tsu-Jae King-Liu and Jeffrey Bokor) で新しく作られた語である[9] FinFET の特徴は、伝導性チャンネルが素子のゲートを構成する薄い「フィン」状のシリコンで覆われている点にある。 (ソース - ドレイン間の直線距離として表される)フィンの厚さが素子の有効チャンネル長を決定する。

今のところ、FinFET という言葉の定義は定まっていない。AMD社、 IBM社、そしてモトローラ社といったマイクロプロセッサの製造メーカーは、ダブルゲート開発の努力をFinFET開発として明らかにしており、それに対してインテル社は「トライゲート」("tri-gate") [1]という似たアーキテクチャで表現している。 技術資料によれば、FinFET は、ゲートの数に関係なく、何らかのフィンを用いたマルチゲート・トランジスタのアーキテクチャだと、概要だけが説明されているにすぎない。

2002年12月、TSMC(Taiwan Semiconductor Manufacturing Company) によって0.7Vちょうどでの25nmのトランジスタ動作が実演された。 この"Omega FinFET"は、ギリシャ語の文字「オメガ」に似ていたために後からこのように名付けられ、ソース/ドレイン構造をゲートが包み込む形状であり、N型トランジスタで 0.39 ps(ピコ秒)のゲート遅延、P型トランジスタで0.88 ps のゲート遅延であった。

トライゲート・トランジスタ[編集]

トライゲート」("Tri-gate") または"3-D"という言葉は、インテル社が彼らの非プレナー型トランジスタ・アーキテクチャを説明する時に将来のマイクロプロセッサー技術として用いられている。 彼らのトランジスタは、2つの垂直ゲートの頂部で1つのゲートを重ねることで、この表面で本質的に3倍の電子の移動を許すことになる。 インテル社では、彼らのトライゲート・トランジスタがリーク電流を減少させ、現在のトランジスタに比べてはるかに小さな消費電力で済ようになると伝えている。 インテル社によれば、最大37%速度を向上させ、消費電力においても従来型のトランジスタに比べて50%以上も削減できるとされる[10]

インテル社では、トライゲート・トランジスタをIvy Bridgeマイクロアーキテクチャと名付けられたCPU製品ラインから用いている[11]。 インテル社は2002年以来このトライゲート・トランジスタ方式の開発を行って来たが、2011年になるまで量産の発表するには至らなかった。 2011年5月5日、サンフランシスコにおいて、この新たな形式のトランジスタが公表された[12]。 インテル社の工場では、"Ivy Bridge" CPUを2012年4月から販売している[13]。 デスクトップPC用のインテル社の"Ivy Bridge"チップに用いられるだけでなく、この新たなトランジスタは低消費電力デバイス用のインテル社の"Atom"チップにも用いられる[12][14]

技術資料によれば、"Tri-gate" という単語は時として、3つの有効なゲート、またはチャンネルを持つ多様なマルチゲートFETの全般を示すのに用いられている。

Gate-all-around FET[編集]

Gate-all-around(GAA、全周ゲート) FET は、チャンネル部分の全側面をゲート材で囲む点を除けば、FinFET と同じようなコンセプトである。 Gate-all-around FET は、設計によって、2つ、または3つの有効なゲートを持つことになる。Gate-all-around FET は、シリコン・ナノワイヤーの周囲に構築することに成功した[15]

脚注・出典[編集]

  1. ^ Risch, L. "Pushing CMOS Beyond the Roadmap", Proceedings of ESSCIRC, 2005, p. 63
  2. ^ http://www.itrs.net/Links/2006Update/FinalToPost/04_PIDS2006Update.pdf Table39b
  3. ^ short channel effect; SCE とは、MOSトランジスタのソースとドレインの距離が縮まりチャンネル長が短縮することで、しきい値電圧が低下する現象である。
  4. ^ Subramanian V (2010). “Multiple gate field-effect transistors for future CMOS technologies”. IETE Technical Review 27: 446-454. http://www.tr.ietejournals.org/article.asp?issn=0256-4602;year=2010;volume=27;issue=6;spage=446;epage=454;aulast=Subramanian. 
  5. ^ セルフ・アライメントとは他の構築済みパターンの縁などを利用してそれに続く新たなパターンを作ることである。位置合わせが実質不要となり、位置精度も向上する。
  6. ^ Wong, H-S. Chan, K. Taur, Y. "Self-Aligned (Top and Bottom) Double-Gate MOSFET with a 25 nm Thick Silicon Channel" IEDM 1997, p.427
  7. ^ Wilson, D.; Hayhurst, R.; Oblea, A.; Parke, S.; Hackler, D. "Flexfet: Independently-Double-Gated SOI Transistor With Variable Vt and 0.5V Operation Achieving Near Ideal Subthreshold Slope" SOI Conference, 2007 IEEE International
  8. ^ Hisamoto, D. et al. (1991) "Impact of the vertical SOI 'Delta' Structure on Planar Device Technology" IEEE Trans. Electron. Dev. 41 p. 745.
  9. ^ Huang, X. et al. (1999) "Sub 50-nm FinFET: PMOS" International Electron Devices Meeting Technical Digest, p. 67. December 5–8, 1999.
  10. ^ Cartwright J (2011). “Intel enters the third dimension”. Nature. doi:10.1038/news.2011.274. http://www.nature.com/news/2011/110506/full/news.2011.274.html. 
  11. ^ Intel Reinvents Transistors Using New 3-D Structure”. Intel. 5/4/2011閲覧。
  12. ^ a b Transistors go 3D as Intel re-invents the microchip”. Ars Technica (2011年5月5日). 2011年5月7日閲覧。
  13. ^ “Intel's New Tri-Gate Ivy Bridge Transistors: 9 Things You Need to Know”. PC Magazine. (2011年5月4日). http://www.pcmag.com/article2/0,2817,2384909,00.asp 2011年5月7日閲覧。 
  14. ^ Intel Senior FellowのMark Bohrによれば「32nm世代に利用するプレーナ型トランジスタに比べると、(22nm世代でTri-Gateトランジスタを採用すれば)消費電力は半分以下に削減できる」「Tri-Gateトランジスタ技術の利用により、半導体ウエハーの加工コストは2-3%上昇する」とされる。
  15. ^ Singh N et al. (2006). “High-Performance fully depleted Silicon Nanowire Gate-All-Around CMOS devices”. IEEE Electron Device Letters 27 (5): 383–386. doi:10.1109/LED.2006.873381. 

関連項目[編集]

参考リンク[編集]

外部リンク[編集]