ESi-RISC

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eSi-RISC
開発者 EnSilica
ビット数 16ビット/32ビット
発表 2009
デザイン RISC
タイプ Register-Register
エンコード 16ビットと32bitが混合
ブランチ Compare and branch and condition code
エンディアン性 ビッグまたはリトル
拡張 ユーザ定義
レジスタ
汎用 8/16/32

eSi-RISCは変更可能なCPUアーキテクチャで、EnSilica によって開発された。現在、3種類の異なる実装(eSi-1600、eSi-3200、eSi-3250)が入手可能である。eSi-1600は16ビットのデータパスを持ち、eSi-3200とeSi 3250は32ビットのデータパスを持つ。これらのプロセッサはソフトIPコアであり、ASICFPGAのいずれにも使うことができる。

特徴[編集]

  • RISC同様のロード/ストア・アーキテクチャ
  • 変更可能な16ビットまたは32ビットのデータパス
  • 命令は、16 ビットまたは 32 ビットのいずれかにエンコードされる
  • 8または16、32個の汎用レジスタ
  • 0または8、16、32個のベクトルレジスタ
  • 0から8個のアキュムレータ
  • 最大32個の外部割り込み
  • 整数、浮動小数点、固定小数点演算を含む変更可能な命令セット
  • オプションとしてユーザの定義する命令をサポートする
  • オプションとして、大きさとアソシアティビティを変更可能なキャッシュと、MMU
  • AMBAとAPBバスインターフェース
  • メモリマップドI/O
  • 5段のパイプライン
  • ハードウェアJTAGデバッグ

ツールチェーン[編集]

外部リンク[編集]