トンネル電界効果トランジスタ

トンネル電界効果トランジスタ（トンネルFET、TFET）は、現在は実験段階にあるトランジスタ。その構造はMOSFETと非常によく似ているが、基本的なスイッチング機構は異なっており、低電力エレクトロニクスに対する有望株である。TFETは、従来のMOSFETのように反転層の形成によるスイッチングではなく、障壁を介して量子トンネリングを変調することによりスイッチングする。このため、MOSFETのドレイン電流のサブスレッショルド振幅を室温で約60mV/decade（正確には300Kで63 mV/decade^[1]）に制限していたキャリアの熱分布であるマクスウェル=ボルツマン分布の裾にTFETは制限されない。この概念はIBMで研究を行っていたチャンらにより提案された^[2]。Joerg AppenzellerとIBMの彼の共同研究者は、MOSFETの60mV/decadeの制限より小さいサブスレッショルド振幅が可能であることを初めて実証した。彼らは2004年にチャネルがカーボンナノチューブであり、わずか40mV/decadeのサブスレッショルド振幅であるトンネルトランジスタを作成したと報告している^[3]。

2015年、カリフォルニア大学サンタバーバラ校のKaustav Banerjeeをリーダーとするチームは、原子的レベルに薄いMoS₂を活性チャネル、ゲルマニウムをソース電極とする垂直構造を作製することでトンネルトランジスタを実証した。これはわずか3.9mV/decadeの最小サブスレッショルド振幅であり、室温でドレイン電流の4桁の領域において平均30mV/decadeを示し、0.1Vでスイッチングすることができる^[4]^[5]^[6]。

理論的研究により、論理回路においてMOSFETの代わりに低電圧TFETを用いることでかなりの低消費電力化を実現することができることが示されている^[7]。

従来のMOSFETでは、63 mV/decadeが電力スケーリングの基本限界である。オン電流とオフ電流の間の比（特にサブスレッショルドリーク - 電力消費の主要な要因の1つ）は、スレッショルド電圧とサブスレッショルドスロープの間に比により与えられる。例えば

n=63\,\,\mathrm {mV/decade} ;\,\,\,V_{\rm {th}}=315\,\,\mathrm {mV} \,\,\rightarrow \,\,I_{\rm {on}}/I_{\rm {off}}=V_{\rm {th}}/n=5\,\,\mathrm {decades} =100\,000

サブスレッショルド振幅はトランジスタの速度に比例する（サブスレッショルド振幅が低いほどトランジスタはファンアウト（連続容量負荷）を速く充電することができる）。所与のトランジスタ速度と最大許容サブスレッショルドリークに対して、サブスレッショルドスロープは最小閾値電圧を定義する。スレッショルド電圧を下げることは、定電界スケーリングの概念において不可欠な部分である。2003年以降、主要な技術開発者はほぼ閾値電圧のスケーリングに固執しており、それにより供給電圧（技術的な理由により高性能デバイスに対する閾値電圧の少なくとも3倍にする必要がある）をスケーリングすることもできなかった。結果として、プロセッサの速度は2003年より前ほど速く向上しなかった（Beyond CMOS参照）。63 mV/decadeをはるかに下回るスロープを持つ量産可能なTFETの出現により、1990年より続くプロセッサ周波数が3年ごとに2倍になるスケーリング傾向を持続することができる。

構造

基本的なTFET構造は、TFETのソース端子とドレイン端子が反対の型にドープされていることを除けばMOSFETと似た構造をしている（図参照）。一般的なTFETデバイスの構造は、真性領域の静電ポテンシャルがゲート端子により制御されるP-I-N (p型半導体, 真性半導体, n型半導体) 接合からなる。

デバイス動作

このデバイスは真性領域に電子の蓄積が起こるようにゲートバイアスを印加することにより動作する。十分なゲートバイアスにおいては、真性領域の伝導帯がP領域の価電子帯に並ぶとき、バンド間トンネリング(band-to-band tunneling, BTBT)が起こる。P型領域の価電子帯からの電子が真性領域の伝導帯にトンネリングし、電流がデバイスを横切って流れる。ゲートバイアスが減少すると、バンドの位置がずれて電流が流れなくなる。

試作段階

IBMのグループが、MOSFETの60mV/decade限界を下回る電流振幅が可能であることを初めて実証した。2004年、彼らはカーボンナノチューブのチャネルでサブスレッショルド振幅がわずか40mV/decadeであるトンネルトランジスタを報告している^[8]。

2010年までに異なる材料系で多くのTFETが作製されてきたが^[7]、主流な応用に要求される駆動電流で急峻なサブスレッショルドスロープを示すものはまだない。

今後

非常に急峻なドーピング・プロファイルの必要性など、横TFET構造に関連するいくつかの課題を克服するために、二重ゲート薄体量子井戸間TFET構造が提案されている。しかし、このようなデバイスは、デバイス構造中の大きな垂直電界によるゲートリークに悩まされるおそれがある^[9]。

理論・シミュレーション

2013年に行われたシミュレーションでは、InAs-GaSbを用いたTFETでは理想的条件下で33mV/decadeのサブスレッショルド振幅が可能であることが示された^[10]。

脚注

[脚注の使い方]

^ DeMicheli, G.; Leblebici, Y:;Gijs, M.; Vörös, J. (2009). "Nanosystems Design and Technology." Springer. doi:10.1007/978-1-4419-0255-9
^ Chang, L. L., and L. Esaki. "Tunnel triode—a tunneling base transistor." Applied Physics Letters 31.10 (1977): 687-689
^ Appenzeller, J. (2004-01-01). “Band-to-Band Tunneling in Carbon Nanotube Field-Effect Transistors”. Physical Review Letters 93 (19). doi:10.1103/PhysRevLett.93.196805.
^ Sarkar, Deblina; Xie, Xuejun; Liu, Wei; Cao, Wei; Kang, Jiahao; Gong, Yongji; Kraemer, Stephan; Ajayan, Pulickel M. et al. (2015-09-30). “A subthermionic tunnel field-effect transistor with an atomically thin channel” (英語). Nature 526 (7571): 91–95. doi:10.1038/nature15387. ISSN 0028-0836.
^ Tomioka, Katsuhiro (2015-09-30). “Condensed-matter Physics: Flat transistor defies the limit” (英語). Nature 526 (7571): 51–52. doi:10.1038/526051a. ISSN 0028-0836.
^ “Flat Tunneling Transistor Operates at 0.1 V”. EE Times. 2015
^ ^a ^b Seabaugh, A. C.; Zhang, Q. (2010). “Low-Voltage Tunnel Transistors for Beyond CMOS Logic”. Proceedings of the IEEE 98 (12): 2095–2110. doi:10.1109/JPROC.2010.2070470.
^ Seabaugh (September 2013 2013). “The Tunneling Transistor”. IEEE. 2019年1月閲覧。
^ Teherani, J. T.; Agarwal, S.; Yablonovitch, E.; Hoyt, J. L.; Antoniadis, D. A. (2013). “Impact of Quantization Energy and Gate Leakage in Bilayer Tunneling Transistors”. IEEE Electron Device Letters 34 (2): 298. doi:10.1109/LED.2012.2229458.
^ Device Simulation of Tunnel Field Effect Transistor (TFET). Huang 2013

[deMicheli2009-1] DeMicheli, G.; Leblebici, Y:;Gijs, M.; Vörös, J. (2009). "Nanosystems Design and Technology." Springer. doi:10.1007/978-1-4419-0255-9

[Chang1977-2] Chang, L. L., and L. Esaki. "Tunnel triode—a tunneling base transistor." Applied Physics Letters 31.10 (1977): 687-689

[3] Appenzeller, J. (2004-01-01). “Band-to-Band Tunneling in Carbon Nanotube Field-Effect Transistors”. Physical Review Letters 93 (19). doi:10.1103/PhysRevLett.93.196805.

[4] Sarkar, Deblina; Xie, Xuejun; Liu, Wei; Cao, Wei; Kang, Jiahao; Gong, Yongji; Kraemer, Stephan; Ajayan, Pulickel M. et al. (2015-09-30). “A subthermionic tunnel field-effect transistor with an atomically thin channel” (英語). Nature 526 (7571): 91–95. doi:10.1038/nature15387. ISSN 0028-0836.

[5] Tomioka, Katsuhiro (2015-09-30). “Condensed-matter Physics: Flat transistor defies the limit” (英語). Nature 526 (7571): 51–52. doi:10.1038/526051a. ISSN 0028-0836.

[6] “Flat Tunneling Transistor Operates at 0.1 V”. EE Times. 2015

[seabaugh2010-7] Seabaugh, A. C.; Zhang, Q. (2010). “Low-Voltage Tunnel Transistors for Beyond CMOS Logic”. Proceedings of the IEEE 98 (12): 2095–2110. doi:10.1109/JPROC.2010.2070470.

[Seabaugh2013-8] Seabaugh (September 2013 2013). “The Tunneling Transistor”. IEEE. 2019年1月閲覧。

[Teherani2013-9] Teherani, J. T.; Agarwal, S.; Yablonovitch, E.; Hoyt, J. L.; Antoniadis, D. A. (2013). “Impact of Quantization Energy and Gate Leakage in Bilayer Tunneling Transistors”. IEEE Electron Device Letters 34 (2): 298. doi:10.1109/LED.2012.2229458.

[Huang2013-10] Device Simulation of Tunnel Field Effect Transistor (TFET). Huang 2013

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