エミッタ結合論理

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Motorola ECL 10,000 シリーズの基本ゲート回路図[1]

エミッタ結合論理(エミッタけつごうろんり、: Emitter-coupled logic, ECL)は、単一入力のバイポーラトランジスタ差動増幅回路を駆使して高速性を実現した論理回路の実現方式のひとつで、汎用ロジックICファミリもある。エミッタ電流を制限することでトランジスタが飽和することを防ぎ、ベース領域のキャリア蓄積をさせない為、高速性を保つ[2]。エミッタを結合した対の2つの脚の間で電流を操るため、ECLを current-steering logic (CSL)[3]current-mode logic (CML)[4]current-switch emitter-follower (CSEF) logic[5]と呼ぶこともある。

ECLではトランジスタを非飽和領域内で動作させ、入出力電圧のLO/HIの差は小さく(0.8V)、入力インピーダンスが高く、出力抵抗は低い。結果としてトランジスタは素早く状態遷移でき、ゲート遅延が小さく、ファンアウト能力が高い[6]。さらに出力が相補的である(YとYのように常に反対の出力がある)ために余分なインバータを挿入する必要がなく、回路全体の伝播遅延も短縮できる。ECLの欠点は、常に電流が流れ続けるため電力消費が大きく、発熱量も多いという点である。

エミッタ結合論理と等価な回路をFETで構成したものを ソース結合FET論理(source-coupled FET logic、SCFL)と呼ぶ[7]

ECLの変種として全ての信号経路やゲート入力が差動形となっているものがあり、DCS (differential current switch) 論理と呼ぶ[8]

歴史[編集]

Yourkeの電流スイッチ。1955年ごろ[9]

ECL は1956年8月、IBM の Hannon S. Yourke が発明した[10][11]。当初 current-steering logic と呼ばれ、StretchIBM 7090、IBM 7094 で使われた[9]

1960年代中ごろから1990年代にかけてのECLは、入力段として差動増幅回路を使って論理演算を行い、その後にエミッタフォロワで出力の電圧レベルが入力と同等になるよう駆動するという構成だったが、ECLの元になったYourkeの電流スイッチは差動増幅回路のみで構成されていた。入出力レベルを合わせるため、2つの相補的なバージョン、つまりNPN版とPNP版が使われていた。すなわち、NPNの出力をPNPの入力としたり、その逆にしたりという使い方である。問題は複数の電源電圧を必要とする点であり、PNPとNPNの両方のトランジスタが必須だった[9]

モトローラは1962年、最初のデジタル集積回路シリーズ MECL I をリリースした[12]

ECL の欠点(電力消費)から、その利用は性能の高さが最重要な用途に限定される。IBMのESA/390ファミリの Enterprise System/9000 シリーズなどかつてのハイエンドのメインフレームCray-1をはじめとするスーパコンピュータはECLを採用していた[13][14]。今ではCMOSなどの進歩によってECLの利用は減っている。たとえば、メインフレームで最も遅くまでECLを使っていたメーカのひとつである日立の場合、1999年発表のMP6000ではACE2と同社が呼んでいるCMOSとECL併用のLSIを使っており、2001年発表のAP8000では全CMOSに移行した。しかし、専門家の中には、将来ガリウム砒素素子などが広く使われるようになれば、ECL が再び使われるようになると予測する者もいる。しかし、ガリウム砒素素子は、シリコンのように安価でかつ、格子欠陥の少ない結晶を製造することができないという問題がある(ガリウム砒素トランジスタを使った実用機は数値風洞が唯一と考えられている)。ガリウム砒素が未来の半導体と長年言われながらなかなか普及しないのには、そういう原因もある。

実装[編集]

モトローラのMECLに基づく典型的ECL回路を表した図。T5' は前段のECLゲートの出力トランジスタであり、OR/NORゲートの入力トランジスタ T1 に論理信号を入力している。もう1つの入力は T2 であり、出力は Y と Y である。同じ回路の動作を表す追加の図として、入力がLO電圧 (0) のときの図遷移中の図入力がHI電圧 (1) のときの図がある。

ECLはエミッタ結合対(Long-Tailed Pair)に基づいており、右図の背景が赤い部分がそれにあたる。その対の左半分(背景が黄色の部分)には並列接続された2つのトランジスタT1とT2があり(典型的な2入力ゲート)、NOR論理を実装している。その右のトランジスタT3のベース電圧は電圧源(薄緑色)に繋がっていて常に一定であり、その電圧源は分圧回路に温度による変化を補償するダイオードを加えて構成されている(R1、R2、D1、D2)。右図にはないが、ここにバッファリング用エミッタフォロワがある場合もある。従ってT3のエミッタ電圧は相対的にあまり変化しない。結果として共通エミッタ抵抗 RE電流源のように振る舞う。コレクタ負荷抵抗 RC1 と RC3 の出力電圧は反転したものとそうでないものがあり、エミッタフォロワ T4 と T5(青)のベースに入力されて増幅され出力される。出力エミッタ抵抗 RE4 と RE5 は全てのECL実装に存在するわけではない。場合によっては50Ωの抵抗器を入力トランジスタのベースと-2Vの電源の間に挟んで、エミッタ抵抗とすることもある[15]

動作[編集]

以下ではECL回路の動作を解説するが、T1のベースに入力電圧が印加され、T2の入力は使われていないか常に論理レベルが "0" だとする。

状態遷移中、回路中核部のエミッタ結合対(T1とT3)は単一入力の差動増幅回路として働く。"long-tail" の電流源(RE)が対の2つの脚に流れる電流の総量を設定する。2つの脚の間で流れる電流を共有することで、入力電圧はトランジスタに流れる電流を制御することになり、スイッチングポイント付近でないときは電流が片側に全て流れるよう制御する。利得は最終的な状態よりも高く(後述)、回路は素早く切り替える。

入力電圧が低い場合(論理レベル "0")または入力電圧が高い場合(論理レベル "1")、差動増幅回路が駆動される。一方のトランジスタ(T1またはT3)はオフになり、もう一方(T3またはT1)が線形領域でエミッタ抵抗のあるエミッタ接地回路として動作して全電流を引き受け、オフになったトランジスタに電流が流れなくなる。

動作中のトランジスタには比較的高い抵抗 RE が負荷となり、重要な負帰還がかかる(エミッタ縮退)。動作中のトランジスタが飽和すると飽和状態からの回復に時間がかかって論理遅延を引き起こす[2]。そこで飽和を防ぐため、エミッタとコレクタの抵抗は最大入力電圧のときにトランジスタにかかる電圧がいくらか残るように選択する。残余利得は低い(K = RC/RE < 1)。この回路は入力電圧の変動に左右されず、トランジスタは常に線形領域で動作する。一連の負帰還のため入力インピーダンスは高い。

オフになったトランジスタは入力と出力の間の接続を絶ため、入力電圧は出力電圧に影響を及ぼさない。ベース-エミッタ接合が遮断されているため、この場合も入力抵抗は高い。

特徴[編集]

ECL のその他の特徴として、スイッチングの状態がどうであっても、電流のレベルがあまり変化しないという点が挙げられる。すなわち、ECL では他の電流のレベルの変化が激しい論理素子に比べてスイッチングノイズが比較的小さい。ALUではスイッチングが激しく発生するため、そういった意味でも ECL は CMOS などに比較して高速動作が可能となる。また、暗号の分野では差分電力解析などのサイドチャネル攻撃に比較的強い。

スイッチングにかかる遅延時間は1ナノ秒未満であり、そのため長年に渡って ECL が最も高速な論理素子とされてきた。

電源と論理レベル[編集]

ECL回路は一般に負の電源電圧を必要とし(正の電源端子が接地される)、電源の負の端子が接地される他の論理素子とは対照的である。これは電源供給の変化の影響を低減するためであり、ECLは VCC のノイズに敏感で VEE のノイズには比較的強い[16]。接地された線がシステム内で最も電圧が安定するため、ECLは正の側を接地するよう指定されている。このようにすると、電源電圧が変化してもコレクタ抵抗での電圧降下は少ししか変化しない(エミッタの定電流源の場合は全く変化しない)。コレクタ抵抗は直接接地されているので、出力電圧も少ししか変化しない(あるいは全く変化しない)。電源の負の側を接地すると、コレクタ抵抗は電源の正の側に接続されることになる。コレクタ抵抗による電圧降下はその場合もほとんど変化しないので、出力電圧は電源電圧の変化に伴って変化し、2つの回路部品が定電流レベルシフタとして振る舞うことになる。この場合、R1-R2の分圧回路が電圧変動をある程度補償する。正の電源には、高い定電圧(+3.9V)を背景として出力電圧がわずかに(±0.4V)変動するというもう1つ欠点がある。負の電源電圧を使うもう1つの理由として、出力と接地の間で回路が短絡する故障が発生したときに出力トランジスタを守るという面もある[17](しかし、負の電源電圧であっても出力そのものは短絡から保護されない)。

供給電圧は補償用ダイオード D1 と D2 に十分な電流が流れるよう設定し、同時に共通エミッタ抵抗 RE の電圧降下が適切な値になるよう設定する。

一般に出回っている ECL 回路は論理レベルも他の論理素子とは異なる。従って、他の TTL などと ECL を結合するには、インタフェース回路が必要となる。ECL では High レベルと Low レベルの差が他の素子よりも小さく、ノイズマージンが小さい。

IBMは、自社製の ECL を自社製品に使っており、その電源規格は一般市場に出回っているものとは定格が異なる[13]

PECL (Positive Emitter-Coupled Logic) は-5Vではなく5Vの正の電圧供給を受けるよう新たに開発された。LVPECL (Low-Voltage Positive Emitter-Coupled Logic) は電源電圧を3.3Vに下げて電力消費を抑えたPECLである。PECLとLVPECLは差動信号システムであり、主に高速な回路やクロック分配回路に使われている。

論理レベル[18]:

種類 Vee Vlow Vhigh Vcc
PECL GND 3.4 V 4.2 V 5.0 V
LVPECL GND 1.6 V 2.4 V 3.3 V 2.0 V

脚注・出典[編集]

  1. ^ Original drawing based on William R. Blood Jr. (1972). MECL System Design Handbook 2nd ed. n.p.: Motorola Semiconductor Products. 1.
  2. ^ a b Brian Lawless. “Unit4: ECL Emitter Coupled Logic”. Fundamental Digital Electronics. 2011年3月22日閲覧。
  3. ^ Anand Kumar (2008). Pulse and Digital Circuits. PHI Learning Pvt. Ltd. p. 472. ISBN 9788120333567. http://books.google.com/?id=ECeObhzCiLIC&pg=RA2-PA472&dq=%22current-steering-logic%22+ecl&q=%22current-steering-logic%22%20ecl. 
  4. ^ T. J. Stonham (1996). Digital Logic Techniques: Principles and Practice. Taylor & Francis US. p. 173. ISBN 9780412549700. http://books.google.com/?id=UE6vFEnGP2kC&pg=PA173&dq=%22current+mode+logic%22+ecl&q=%22current%20mode%20logic%22%20ecl. 
  5. ^ Rao R. Tummala (2001). Fundamentals of Microsystems Packaging. McGraw-Hill Professional. pp. 930. ISBN 9780071371698. http://books.google.com/?id=P93ZrOWHlO0C&pg=PA930&dq=%22current-switch+emitter-follower%22+ecl&q=%22current-switch%20emitter-follower%22%20ecl. 
  6. ^ Forrest M. Mims (2000). The Forrest Mims Circuit Scrapbook. 2. Newnes. p. 115. ISBN 9781878707482. http://books.google.com/?id=STzitya5iwgC&pg=PA115&dq=ecl+%22input-impedance%22&q=ecl%20%22input-impedance%22. 
  7. ^ Dennis Fisher and I. J. Bahl (1995). Gallium Arsenide IC Applications Handbook. 1. Elsevier. p. 61. ISBN 9780122577352. http://books.google.com/?id=KSKJ56kvcSYC&pg=PA61&dq=source-coupled-fet-logic&q=source-coupled-fet-logic. 
  8. ^ E. B. Eichelberger and S. E. Bello (May 1991). “Differential Current Switch – High performance at low power”. IBM Journal of Research and Development 35 (3): 313–320. doi:10.1147/rd.353.0313. http://domino.watson.ibm.com/tchjr/journalindex.nsf/0/af4fa2f7f17243c485256bfa0067fab9?OpenDocument. 
  9. ^ a b c E. J. Rymaszewski et al. (1981). “Semiconductor Logic Technology in IBM”. IBM Journal of Research and Development 25 (5): 607–608. ISSN 0018-8646. http://ieeexplore.ieee.org/xpl/freeabs_all.jsp?arnumber=5390593 2007年8月27日閲覧。. 
  10. ^ EARLY TRANSISTOR HISTORY AT IBM
  11. ^ Millimicrosecond non-saturating transistor switching circuits by Hannon S. Yourke
  12. ^ William R. Blood Jr. (1988/1980) (PDF). MECL System Design Handbook (4th ed.). Motorola Semiconductor Products, republished by On Semiconductor. p. vi. http://www.onsemi.com/pub/Collateral/HB205-D.PDF. 
  13. ^ a b A. E. Barish et al. (1992). “Improved performance of IBM Enterprise System/9000 bipolar logic chips”. IBM J. of Research and Development 36 (5): 829–834. doi:10.1147/rd.365.0829. http://domino.watson.ibm.com/tchjr/journalindex.nsf/0/3f9af3392b4530f985256bfa0067fa2e?OpenDocument. 
  14. ^ R. M. Russell (1978). “The CRAY1 computer system” (PDF). Communications of the ACM 21 (1): 63–72. doi:10.1145/359327.359336. http://www.eecg.toronto.edu/~moshovos/ACA05/read/cray1.pdf 2010年4月27日閲覧。. 
  15. ^ Blood, W.R. (1972). MECL System Design Handbook 2nd ed. n.p.: Motorola Semiconductor Products Inc. p. 3.
  16. ^ Electronic Materials Handbook: Packaging (page 163) by Merrill L. Minges, ASM International. Handbook Committee
  17. ^ Modern digital electronics By R P Jain (page 111)
  18. ^ Interfacing Between LVPECL, VML, CML and LVDS Levels

関連項目[編集]

外部リンク[編集]