レジスタ転送レベル

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レジスタ転送レベル(レジスタてんそうレベル、: Register transfer level, RTL)は、集積回路設計において同期デジタル回路を記述する手法の一種である。RTL設計では、回路の動作をレジスタ(フリップフロップなど)間の信号の流れ(データ転送)とそれに対する論理演算の組み合わせで構成する。

レジスタ転送レベルの抽象化は、VerilogVHDLのようなハードウェア記述言語(HDL)で高レベルの回路表現手法として使われ、そこからより低レベルの表現や実際の回路が最終的に生成される。

概要[編集]

同期回路には2種類の部分から構成される。1つはレジスタであり、もう1つは組合わせ回路である。レジスタ(通常、Dフリップフロップで実装される)はクロック信号のエッジで回路の動作を同期させ、回路の中で唯一メモリ的特性を持っている。組合わせ回路はあらゆる論理機能を担い、いわゆる論理ゲートで構成される。

ハードウェア記述言語を使ってデジタル集積回路を設計するとき、設計はトランジスタや論理ゲートよりも高い抽象度で行われる。HDL では通常のプログラミング言語での変数にあたるレジスタを宣言し、組合わせ回路の動作をプログラミング言語の各種制御構造や演算機能を駆使して記述する。このレベルを「レジスタ転送レベル」と呼ぶ。この用語は、RTL がレジスタ間の信号の流れを記述することに注目していることから由来している。

例えば、フリップフロップの出力にインバータを接続して、それを同じフリップフロップの入力に接続した回路を VHDL で記述すると、次のようになる。

process(clk)
begin
        if rising_edge(clk) then
                Q <= not Q;
        end if;
end process;

論理合成のためのEDAツールを使うと、レジスタ転送レベルの記述が ASICFPGA のためのハードウェア実装ファイルに直接変換される。論理合成ツールは同時に論理回路の最適化も行う。

レジスタの出力が自身の入力に接続された循環構造がある論理回路は、ステートマシンあるいは順序回路と呼ばれる。ループではなく、あるレジスタから別の回路へと信号が渡っていく場合、その回路をパイプライン回路と呼ぶ。

回路設計における RTL[編集]

RTL は集積回路設計の論理設計工程で使われる。

RTL の記述は論理合成ソフトウェアツールにより論理ゲートを組合わせた回路に変換される。合成結果は、物理レイアウトを行うツールに渡され、集積回路のパターンが作成される。

論理シミュレーションツールで回路の正しさを検証する際に、その回路の設計に相当するRTLの記述を使うこともある。

関連項目[編集]