強誘電体浮遊ゲートメモリ

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強誘電体浮遊ゲートメモリ(きょうゆうでんたいふゆうげーとめもり・: Ferroelectric Floating Gate Random Access Memory)とは、FeRAMの一種で、セルとして強誘電体ゲート絶縁膜にしたFETを用いており、FFRAMとも呼ばれる[1]

構造と動作原理[編集]

メモリセル[2]構成としては、ゲート絶縁膜強誘電体から成るMFS-FET又はMFMIS-FETから成る1T型(トランジスター型)である。

この方式は、強誘電体残留分極に因る半導体抵抗変化に拠って、データが0か1かを判別する。ワード線・ビット線及びソースプレートの間に電圧を印加して強誘電体ゲート絶縁膜を任意の方向分極させる。すると、ドレイン・ソース間のゲート絶縁膜直下の部分がワード線電圧の印加解除後も電荷を帯びた儘の状態になる。

ワード線電圧印加解除後のFETの状態
印加解除前のワード線電圧 N型FET P型FET
正 (+) ON OFF
負 (-) OFF ON

要するに、その後は、ワード線電圧を印加していない状態でもFETを選択的にON又はOFFにできる。これは、見かけ上は閾値電圧が変化することを意味している。故に、ドレイン・ソース間に電圧を印加すると、ゲート絶縁膜分極状態に依って検出される電流が変わるので、データが0か1かを判別できる。

なお、この方式では、読み出し時に強誘電体分極電荷は変化しないので非破壊読み出し(NDRO)であり、且つ、メモリセル[2]構造も単純で済む。しかし、現時点では、微細化に伴うFETゲート絶縁膜界面部分のリーク電流が大きくなるという問題を克服できておらず、実用化は困難である。

関連項目[編集]

参考資料[編集]

外部リンク[編集]

注釈・出典[編集]

  1. ^ “A single-transistor ferroelectric memory cell”. Solid-State Circuits Conference, 1995. Digest of Technical Papers. 41st ISSCC, 1995 IEEE International. (San Francisco, CA, USA.: IEEE). (1995-02-15). doi:10.1109/ISSCC.1995.535279. ISBN 0-7803-2495-1. ISSN 0193-6530. http://ieeexplore.ieee.org/xpl/articleDetails.jsp?arnumber=535279. 
  2. ^ a b データの最小単位である1bitを保持するために必要な回路