デナード則

出典: フリー百科事典『ウィキペディア(Wikipedia)』
ナビゲーションに移動 検索に移動

デナード則は、ロバート・デナードが共著した1974年の論文に基づくスケーリング則である[1]デナード・スケーリングMOSFETスケーリングとも言われる[2]。元々MOSFETに対して定式化されたものであり、概ね、電力使用は面積に比例するが電圧電流の大きさは長さに反比例するため、トランジスタが小さくなっても電力密度は一定を保つためことを述べている[3][4]

導出[編集]

デナードはトランジスタの寸法が技術世代ごとに30%小さく(0.7倍)なるため、面積は50%小さくなることに気づいた。これにより遅延が30%減少(0.7倍)し、動作周波数が約40%増加(1.4倍)する。最終的に電場を一定にするために電圧が30%削減され、エネルギーが65%削減され電力(周波数は1.4倍)が50%削減される[note 1]。それゆえ全ての技術世代でトランジスタ密度は2倍になり、回路は40%速くなり、消費電力(トランジスタ数は2倍)は変わらずとなる[5]

ムーアの法則と処理能力との関係[編集]

ムーアの法則によると、トランジスタの数は2年ごとに2倍になる。デナード則と合わせると、これはワットあたりの処理能力が同じ速度で成長し約2年ごとに倍になることを意味する。この傾向はクーメイの法則と呼ばれる。倍になる速度は当初クーメイにより1.57年[6](ムーアの法則の倍になる期間よりもやや速い)であると提案されていたが、最近の推定ではこの速度が遅くなっていることが提案されている[7]

2006年ごろのデナード則の崩壊[編集]

CMOS回路の動的(スイッチング)消費電力は周波数に比例する[8]。歴史的には、デナード則によりもたらされるトランジスタ電力の削減により、製造者たちは回路全体の消費電力を大幅に増やすことなく、クロック周波数を世代から世代にかけて大幅に上げることができた。

2005–2007年ごろからデナード則は崩壊したように思われる。2016年現在、集積回路のトランジスタの数は増え続けているが、結果として生じる処理能力の改善は、著しい周波数増加によるスピードアップよりも緩やかである[3][9]。この崩壊の主な理由は、サイズが小さいと漏れ電流がより大きな課題となり、チップが熱くなるため熱暴走の恐れが生じ、エネルギーコストがさらに増加することである[3][9]

デナード則の崩壊と、結果としてクロック周波数を大幅に上げることが不可能であることから、ほとんどのCPUの製造会社は性能を改善する代わりの方法としてマルチコアプロセッサに焦点を当てている。コア数の増加は多くの(全てではない)仕事量に役立つが、多くのコアを持つことによるアクティブスイッチング素子の増加は、全体の消費電力の増加につながり、CPUの電力消費の問題を悪化させる[10][11]。最終的に電力制約に背くことなく特定の時点で実際にアクティブにできるのは集積回路の一部のみである。残った(非アクティブな)領域は、ダークシリコン英語版と呼ばれる。

関連項目[編集]

  • MOSFET(MOSFETスケーリングの技術的背景とより小さなサイズでより顕著になる課題)
  • ムーアの法則, チップあたりのトランジスタ
  • クーメイの法則, ジュールあたりの計算

[編集]

  1. ^ Active power = CV2f

脚注[編集]

  1. ^ Dennard, Robert H.; Gaensslen, Fritz; Yu, Hwa-Nien; Rideout, Leo; Bassous, Ernest; LeBlanc, Andre (October 1974). “Design of ion-implanted MOSFET's with very small physical dimensions”. IEEE Journal of Solid-State Circuits SC-9 (5). http://www.ece.ucsb.edu/courses/ECE225/225_W07Banerjee/reference/Dennard.pdf. 
  2. ^ NVIDIAがMOSFETの比例縮小則(デナード則)を解説(前編)
  3. ^ a b c McMenamin (2013年4月15日). “The end of Dennard scaling”. 2014年1月23日閲覧。
  4. ^ Streetman, Ben G.; Banerjee, Sanjay Kumar (2016). Solid state electronic devices. Boston: Pearson. p. 341. ISBN 978-1-292-06055-2. OCLC 908999844. 
  5. ^ Borkar, Shekhar; Chien, Andrew A. (May 2011). “The Future of Microprocessors”. Communications of the ACM 54 (5): 67. doi:10.1145/1941487.1941507. http://cacm.acm.org/magazines/2011/5/107702-the-future-of-microprocessors/fulltext 2011年11月27日閲覧。. 
  6. ^ Greene (2011年9月12日). “A New and Improved Moore's Law: Under "Koomey’s law," it’s efficiency, not power, that doubles every year and a half.”. Technology Review. 2014年1月23日閲覧。
  7. ^ http://www.koomey.com/post/153838038643
  8. ^ CMOS Power Consumption and CPD Calculation”. Texas Instruments (1997年6月). 2016年3月9日閲覧。
  9. ^ a b Bohr (2007年1月). “A 30 Year Retrospective on Dennard's MOSFET Scaling Paper”. Solid-State Circuits Society. 2014年1月23日閲覧。
  10. ^ Esmaeilzedah (2012年). “Dark Silicon and the end of multicore scaling”. 2019年8月閲覧。
  11. ^ Hruska (2012年2月1日). “The death of CPU scaling: From one core to many — and why we’re still stuck”. ExtremeTech. 2014年1月23日閲覧。