シリアル・ペリフェラル・インタフェース

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SPIバスでの接続の例
SPIバスでの複数デバイスの接続の例

シリアル・ペリフェラル・インタフェース(Serial Peripheral Interface, SPI)は、コンピュータ内部で使われるデバイス同士を接続するバスである。パラレルバスに比べて接続端子数が少なくて済むシリアルバスの一種で、比較的低速なデータ転送を行うデバイスに利用される。

概要[編集]

従来のデータバス、アドレスバス、制御信号による周辺デバイスの接続には、少なくとも十数本の信号を接続する必要があった。 メインメモリなどの高速にアクセスできる必要があるデバイスを除いて、それほど速度を必要とされないデバイスに関しては、ICのパッケージも小型化できることから、省ピンで接続できる形態が望まれた。

このような背景から、いくつかのシリアルバス規格が提唱された。 (I2C, SPI, MicroWireなど)

SPIは省ピンで接続できるバスとして、モトローラ(現在はNXPセミコンダクターズ)が提唱した規格である。

信号線は4本で構成され、一つのデバイスを接続する場合はSSを固定することで3本で接続できる。

SCK 
Serial Clock
MISO 
Master In Slave Out
MOSI 
Master Out Slave In
SS 
Slave Select

動作仕様[編集]

SPIバスは、単一のマスタと、1つ以上のスレーブの装置で操作することができる。

もし、スレーブの装置が単一であり、スレーブの装置が許可するなら、SSピンは論理レベルをLowに固定してもよい。ただし、ある種のスレーブは、Slave Select信号の立下りのエッジを、動作開始のために必要とするので、固定できない場合がある。例えば、Maxim MAX1242 ADCであり、high→lowへの遷移で変換開始する。複数のスレーブ装置を使うには、マスターからそれぞれのスレーブへの独立したSS信号線が要求される。

ほとんどのスレーブ装置は、tri-state outputを持ち、デバイスが選択されていない時のMISO信号は、high impedance (電気的に切断状態)になる。tri-state 出力を持たない装置は、外部tri-state バッファを用いない限り、SPIを他の装置と共用する事ができない。

データ転送[編集]

典型的なハードウェア構成。2つのシフトレジスタが、チップ間のリングバッファを形成する

通信を始めるために、マスタは、スレーブがサポートする周波数(典型的には数MHz)のクロック信号を生成する。その後、マスタは該当するスレーブのSS線の論理レベルを0にして、スレーブを選択する。もし、待ち時間がスレーブから要求されているなら(例えばアナログからディジタルへの変換のため)、マスタは、クロック信号を発信する前に、少なくとも要求されている時間は待たなければならない。

SPIの各クロックの間に、全二重データ送信が行われる。マスタはMOSI線上で1ビットを送信し、スレーブがそれを読み込む。その間、スレーブはMISO線上で1ビット送信し、マスタがそれを読み込む。この一連の処理は、たとえ一方通行のデータ送信を目的としていても維持される。

通常、送信には、8ビットなど、特定のワードサイズの2つのシフトレジスタが用いられる。1つはマスターに、もう1つはスレーブに配置される。これらのレジスタは、仮想的なリング状に接続される。データは通常、最上位ビットが最初にシフトアウトされます。クロックエッジで、マスターとスレーブの両方がビットをシフトアウトし、伝送ライン上で向かい合う相手に出力します。次のクロックエッジで、各レシーバーで伝送ラインからビットがサンプリングされ、シフトレジスタの新しい最下位ビットとして設定されます。レジスタの全ビットがシフトインおよびシフトアウトされた後には、マスターとスレーブはレジスタ値を交換した状態になります。さらにデータを交換する必要がある場合、シフトレジスタがリロードされ、この一連の処理が繰り返されます。送信は、任意の数のクロックサイクルにわたって継続できます。完了すると、マスターはクロック信号のLowとHighの切り替えを停止し、通常はスレーブの選択を解除します。

多くの場合、送信は8ビットワードで構成されます。ただし、他のワードサイズも一般的です。たとえば、Texas InstrumentsのTSC2101などのタッチスクリーンコントローラまたはオーディオコーデック用の16ビットワード、または多くのデジタル-アナログまたはアナログ-to- -デジタルコンバーターなどの12ビットワードです。

SS線を使用してアクティブにされていないバス上のすべてのスレーブは、入力クロックとMOSI信号を無視する必要があり、MISOを駆動してはならない(つまり、トライステート出力が必要です)。ですが、いくつかのデバイスは、これを実装するには外部トライステートバッファーが必要です。

クロックの極性と位相[編集]

A timing diagram showing clock polarity and phase. Red lines denote clock leading edges, and blue lines, trailing edges.

クロック周波数の設定に加えて、マスターはデータに対するクロックの極性と位相も設定する必要があります。Motorola SPI Block Guideは、これら2つのオプションをそれぞれCPOLおよびCPHA(クロック "pol"arityおよび"pha"se)と命名しています。これは、ほとんどのベンダーが採用している規約です。

タイミング図を右に示します。タイミングの詳細は以下に記述される通りです。このタイミングは、マスタとスレーブの両方のデバイスに適用されます。

  • CPOLはクロックの極性を決定します。極性は単純なNOTゲートで変換できます。
    • CPOL=0 はアイドル状態では0で、各サイクルは1のパルスで構成される。つまり、パルスの先端エッジは立ち上がりエッジであり、末尾エッジは立ち下がりエッジである。
    • CPOL=1 はアイドル状態では1で、各サイクルは0のパルスで構成される。つまり、パルスの先端エッジは立ち下がりエッジであり、末尾エッジは立ち上がりエッジである。
  • CPHAは、データビットの、クロックパルスに対するタイミングを決定する。これら2つの間の変換は簡単ではありません。
    • CPHA=0 では"出力"側はデータを前のクロックサイクルの末尾のエッジで変更します。一方、"入力"側はデータを現時点のクロックサイクルの先端エッジでキャプチャします。出力側は現時点のクロックサイクルの末尾のエッジまでデータが有効になるように保持します。送信の最初のサイクルでは、先端のエッジの前に、最初のビットがMOSI線上に出力されていなければならない。
    • CPHA=1 では"出力"側はデータを現時点のクロックサイクルの先端のエッジで変更します。一方、"入力"側は現時点のクロックサイクルの末尾のエッジでキャプチャします。出力側は、次のクロックサイクルの先端エッジまでデータが有効になるように保持します。送信の最後のサイクルでは、スレーブ側はSS線が無効の出力になるまで、MISOを保持する。

MOSIおよびMISO信号は、通常、次のクロックでの遷移まで、半サイクルの間(受信ポイントで)安定しています。SPIマスタおよびスレーブデバイスは、その半サイクルにおいて、異なるポイントでデータをサンプリングする可能性があります。

これにより、マスターとスレーブ間の通信チャネルの柔軟性が向上します。

モード番号[編集]

極性と位相の組み合わせは、多くの場合、次の規則に従って番号が付けられたモードと呼ばれます。モード番号は、2つのビットで定義され、CPOLが上位ビット、CPHAが下位ビットとして使用されます。

Mode CPOL CPHA
0 0 0
1 0 1
2 1 0
3 1 1

"Microchip PIC" / "ARM-based" microcontrollers の場合は以下の通りです。 (NCPHA は、CPHAの反転であることに注意):

SPI mode Clock polarity
(CPOL/CKP)
Clock phase
(CPHA)
Clock edge
(CKE/NCPHA)
0 0 0 1
1 0 1 0
2 1 0 1
3 1 1 0

PIC32MXの場合: SPIモードは、CKP, CKEとSMP ビットから構成されます。

その他に一般に使われている表記法は、モードを(CPOL, CPHA)のような組で表記する方法です。 つまり、'(0, 1)'は CPOL=0 かつ CPHA=1を示します。

アーキテクチャおよび通信タイミング[編集]

SafeSPIは、自動車の安全アプリケーションで使用するためのSPIを標準化している。

具体的な製品[編集]

関連項目[編集]

外部リンク[編集]