インテル チック・タック

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チック・タック戦略 (チクタク戦略、Intel Tick-Tock)とは、インテル社が2006年から採用している開発ロードマップモデル。

概要[編集]

同社の主力製品である、PCないしサーバ向け(いわゆる「メインストリーム」)のマイクロプロセッサの設計と製造において、前世代から論理設計ないしマスクパターンを基本的に変更せずプロセスルールを縮小[1]した世代を「チック」、逆に、前世代からプロセスルールはそのままでプロセッサの設計を更新した世代を「タック」と呼ぶこととし[2]、毎年「チック」と「タック」を繰り返すことで、スムーズな製造プロセスの立ち上げと、1年ごとの新製品の発表、市場における予見可能性の向上を意図したものである。

この戦略は2006年のCoreマイクロアーキテクチャから採用され、2015年のSkylakeマイクロアーキテクチャまで10年近く続いたが、同じペースで進んだのはそこまでとなった。具体的な物理限界がどこかについては結論はまだわからないものの、微細化が難しくなる傾向が顕著に現れて来ており、2015年の年次報告書[3]で、従来の2サイクルに最適化の世代(俗に「タック+」とも呼ばれる)を加えた3ステージ制への転換を発表した[4][5]。この方針変更により、2016年以降は「微細化」,「機能向上」,「最適化」の3ステージで1サイクルという扱いになった。

ロードマップ[編集]

チック・タック コードネーム アーキテクチャ 製造プロセス リリース日付 プロセッサ
8P/4P
サーバ
4P/2P
サーバ
1Pサーバ ワーク
ステーション
デスクトップ モバイル
チック Presler, Cedar Mill, Yonah P6, NetBurst 65 nm 2006年1月5日 Presler Cedar Mill Yonah
タック Merom Core 2006年7月27日[6] Kentsfield Conroe Merom
チック Penryn 45 nm 2007年11月11日[7] Dunnington Harpertown Yorkfield Wolfdale Penryn
タック Nehalem Nehalem 2008年11月17日[8] Beckton Gainestown Bloomfield Lynnfield Clarksfield
チック Westmere 32 nm 2010年1月4日[9][10] Westmere-EX Westmere-EP Gulftown Clarkdale Arrandale
タック Sandy Bridge Sandy Bridge 2011年1月9日[11] Sandy Bridge-EP Sandy Bridge-E Sandy Bridge Sandy Bridge-M
チック Ivy Bridge 22 nm 2012年4月23日 Ivy Bridge-EX Ivy Bridge-EP Ivy Bridge-E Ivy Bridge Ivy Bridge-M
タック Haswell Haswell 2013年6月2日 Haswell-EX Haswell-EP Haswell-E Haswell-DT/R Haswell-MB/H/ULT/ULX
チック Broadwell[12] 14 nm[13] 2014年9月5日[9] Broadwell-EX Broadwell-EP Broadwell-E Broadwell-K Broadwell-H/U/Y
タック Skylake[12] Skylake 2015年8月5日 Skylake-SP Skylake-SP Skylake-DT Skylake-X Skylake-S Skylake-H/U/Y
タック+ Kaby Lake 14 nm+ 2016年8月30日 Kaby Lake-DT Kaby Lake-X Kaby Lake-S Kaby Lake-H/U/Y/R/G
Coffee Lake 14 nm++ 2017年9月24日 Coffee Lake-E Coffee Lake-R Coffee Lake-S/R Coffe Lake-H/U
Whiskey Lake Whiskey Lake 2018年8月29日 Whiskey Lake U
Amber Lake Amber Lake 2018年8月29日 Amber Lake Y
チック Cannon Lake[14] Cannon Lake 10 nm[13]
タック Ice Lake Ice Lake
タック+ Tiger Lake

脚注[編集]

関連項目[編集]

外部リンク[編集]

業界のイノベーションを促すインテル® アーキテクチャーとシリコンの計画的イノベーション