PCI Express
PCI Express（ピーシーアイエクスプレス）は、2002年にPCI-SIGによって策定された、I/Oシリアルインターフェース（拡張バスの一種）である。書籍、文書ではPCIeと表記されることも多い。この表記はPCI-SIG自身もウェブサイト上で使用している。名称がPCI-Xと紛らわしいが、別規格。
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[編集] 概要
PCIバス、及びPCI-Xバスの欠点を補うべく、インテルが開発を進めていた3rd. Generation I/O、3GIO（すりーじーあいおー）がその基になっている。
PCI Express 1.1 は 1レーンあたり2.5Gbps（そのうちデータ転送に使われるのは80%）で、送信/受信を分離した全二重方式を採用し、計5Gbpsの転送速度を持つ。これは従来のPCIバス（32ビット/33MHz）の3倍から4倍に迫る転送速度であり、数字だけを見ればAGP_2xモードの転送速度に迫る。従って、高度な3D描画処理を行わないグラフィックスカードならばx1モードでも充分な転送速度を確保できる。またレーンを複数束ね、さらに低レイテンシ、高転送速度を可能とする、x2、x4、x8、x16、x32も仕様化されている。
特にPCI Express x16は、AGPに代わるビデオカードのインタフェースとして利用されている。この場合の転送速度は8GB/s（2.5Gbps時、送受信それぞれ4GB/s）で、AGP_8xモード比でおよそ4倍弱となる。
またPCI Express x1をベースとした新たなPCカードの規格であるExpressCardも策定されて、ノートPCへの採用が進んでいる。
[編集] 転送速度
PCI Express 1.1で1レーンあたり500MB/s（1方向当り250MB/s）、PCI Express 2.0でその倍の1GB/s（同500MB/s）、2010年11月18日登場のPCI Express 3.0では2GB/s（同1GB/s）となっている。さらにレーンを束ねることで転送速度を向上させることができ、32本束ねたx32構成とした場合、PCI Express 3.0であれば64GB/s（2GB/s×32）となる。
2.0までは8b/10bを採用していたが、3.0では128b/130bを採用した[1]。
[編集] 開発から普及までの経緯
[編集] パラレル・インタフェースの問題点
PCIバスのようなパラレルインタフェースにおいて、データ転送速度を上げる方法には大まかに以下の2通りの方法がある。
- バス幅を大きくする（データ線の増加）
- 単位時間あたりの転送回数を増やす（高クロック化）
PCIバスはこれにならい、当初の32ビット/33MHz（133MB/秒）から64ビット/66MHz（533MB/秒）までデータ転送速度が引き上げられた。さらにPCI-XバスではクロックのDDR/QDR化も含め64ビット/1066MHz相当（7.95GB/秒）まで仕様化されている。
しかし、上記2手法の高速化にはおのずと限界がある。バス幅を太くすることはデータ線の増加につながり、それはLSIのピン増加となり直接にコストに跳ね返る。またクロックの高速化は、データとクロックのタイミングを合わせる必要性から、LSIとボードについて非常に高度かつ精密な設計技術と製造技術が要求され、同様にコストに跳ね返る。事実、PCI-Xは非常にシビアな設計が要求され、パーソナルコンピュータ向け製品として商品化するにはコストの問題からも無理があり、パーソナルコンピュータの分野まで普及する事ができなかった。
これまでは、それなりのコストがかかってもそれに見合うだけの性能向上が見込めた。しかし、この頃はある種の壁にさしかかっており、顧客を納得させるに足るパフォーマンスを望めば、それにかかるコストが甚大な物になることが予想された。折りしもインテルはメインメモリインターフェイスのシリアル化を主張したばかりの頃だった。
[編集] PCIバスの限界
PCIバス登場当初から一貫してパーソナルコンピュータ市場で広く普及しているPCIバスのモードは32ビット33MHz（=133Mバイト/秒）だった。バスの伝送帯域を消費していたのは主に3Dグラフィックスカードであり、こちらはAGPによって事実上隔離されていたため、PCIバスそのものはまだまだ安泰であった。しかしながらPCIバスに接続されるハードディスクのインターフェイスとして広く知られるIDEがサポートする転送速度を次第に引き上げ、2000年には66Mバイト/秒をサポートし、2002年には100Mバイト/秒の転送速度をサポートするに至った。それでもハードディスクそのものの転送速度は単体では追いついていなかったが、この頃を境にパーソナル市場においても自作ユーザーを中心にRAIDが流行、さらには高性能なビデオ編集用カードの普及も進み、PCIバスに接続されるギガビットLANである1000BASE-T（1000Mbps=約125Mバイト/秒）も登場、ハイエンドユーザーがPCIバスの転送速度上限に到達するのは時間の問題となっていた。
[編集] シリアル・インタフェースの台頭
1本の信号線と付随するもう1本の基準線（アース線）でデータ伝送を行うシリアル・インタフェースは古くから存在し、かつてほとんどのPCに搭載されていたRS-232Cが有名である。しかし、信頼性の問題から低速なデータ転送にしか使えないという事情があり、しばらく表舞台に現れることはなかった。
ところが、IBMがパラレル・データにクロックを埋め込んでシリアル・データ化するという8b/10b技術を開発することにより、シリアル転送が急速に注目を集めはじめた。さらにイーサネットでこの方式が採用され、普及が広まると8b/10b機能を搭載したSERDESチップのコストも急激に低下し、さらにファイバーチャネルやギガビットイーサネット (GbE) の登場により転送速度も急激に高速化された。
[編集] PCI Expressの登場
I/Oインタフェースの転送速度不足解消のために次世代のインタフェースを模索していたインテルは、NGIO (Next Generation I/O) というシリアル・インタフェースの開発を開始した。一方、同時期にヒューレット・パッカードやIBMも、PCIバスに代わるI/OインタフェースとしてFuture I/Oと呼ばれるシリアル・インタフェースを開発していた。
両者は後に統合され、InfiniBandと呼ばれるI/Oインタフェースとなるのだが、InfiniBandには決定的な欠陥があった。あまりにも先進的かつ理想的なI/Oインタフェースを目指したため、ソフトウェアレベルでPCIバスと全く互換性がなかったことである。このため、マイクロソフトなどもサポートに消極的であり、現在ではスーパーコンピュータのノード間接続のような低遅延・高スループットを要求される限られた分野でのみ利用されている。
インテルはこの失敗を教訓とし、3GIO (Third Generation I/O) の開発を開始した。ソフトウェア・レベルでPCIバス完全互換とし、正統なPCIバスの後継者とすべく、PCI Expressと名を変え、PCI-SIGでの仕様化が行われた。
[編集] ソフトウェアの対応
PCI Expressは従来のPCIバスが動作できるオペレーティングシステム (OS) であれば特に新しくサポートしなくても動作することは可能である。ただし、動作可能であることと機能をフルに使うことは別の問題であり、Windowsの場合ではVistaから正式にPCI Expressに対応した。
[編集] 普及
パーソナルコンピュータ向けマザーボードへの実装は比較的早くに行われた。主に搭載されるのはx16とx1である。転送速度が何よりも要求される3Dグラフィックカードでは特に歓迎され、2005年頃にはAGPからの置き換えがほぼ完了し、現在では3Dグラフィックカードのシェアの大半を獲得するまでに成長している。（一方、かつての主力であったAGP用のグラフィックボードは、旧来のシステムのグラフィック機能のみの更新を希望する消費者への、いわば救済措置的に販売される程度のシェアとなっている）
マザーボード市場においてもAGPスロットを持つ製品はほぼ完全に姿を消した。汎用バスとして見ると2009年現在、従来のPCIスロットを全廃したマザーボードもある。サーバ向けマザーボードでは依然としてPCI（64ビット）またはPCI-Xを実装したものも多い。
ATAカードをはじめとしたインターフェースカード類は比較的PCIe(x1)を採用する製品が多いがビデオキャプチャー、テレビチューナー、ディスクリートサウンドカードといったマルチメディア関連においてはPCIeは依然少数派である。特にディスクリートサウンドカードでは従来のPCIバスでも充分な転送速度が確保できているのと優れたノイズ特性が要求されるハイエンド製品が主流を占めることから、ノイズ設計に充分な時間が必要であるためと推測される。 そのため2008年現在のATXマザーボードの拡張スロットはPCI Express x16、x1、PCIの3種類を採用したものが多い(x4やx8のスロットを備えたものも存在する)。 とはいえ、いわゆるオンボードデバイスにおいては、従来PCIバスを用いて接続していた物を完全にPCIe接続に置き換えたマザーボードは確実に増えており、こうした水面下では移行が着々と進んでいる。
さらに2007年後半からPCI Express 2.0の仕様に対応したマザーボードやビデオカードが発売され始めた。
[編集] 仕様
PCI Expressのデータ転送方式はPCIバスよりも、ネットワークでのパケットの送受信に近い形で行われる。このため内部構成もネットワークに似ており、トランザクション・レイヤ、データリンク・レイヤ、物理レイヤの3層構造となっている。
送信を例に取ると、CPUや他デバイスから発行されたリクエストは、トランザクション・レイヤでパケット化され、データリンク・レイヤに渡される。データリンク・レイヤーは、接続されている相手側デバイス間との送受信の制御を担っており、パケットにシーケンス番号、CRCを付加して物理レイヤに渡す。物理レイヤはシリアル転送を受け持つ部分で、8b/10b変換を行うSERDESによりパケットがシリアル・データとして送られる。
[編集] トランザクション・レイヤ
トランザクション・レイヤは主にトランザクション・レイヤ・パケット(Transaction Layer Packet:TLP)の生成と復号を担う。TLPはリードやライトといったコマンドやアドレス、データなどから成る。また、トランザクション・レイヤは接続相手とのフロー制御も行う。PCI Expressのフロー制御はクレジット・ベースで行われ、これは予め自分が受信することの出来るバッファのサイズを相手に通知しておき、バッファに空きが出来るたびにその旨を伝える方式である。送信側は自身が送信したパケットのサイズを積算していき、また送信相手からバッファの空きが伝えられるとその分を減算する。これにより送信相手のバッファ・サイズを超えることなく、パケットの転送が可能となる。
トランザクション・レイヤはまた、パケットを任意のサイズに分割する機能を有する。例えば、PCI Expressの場合、一つのTLPで最大4Kバイトのメモリ・リードを発行することが可能である。しかし実際にメモリから一度に4Kバイトを読むことは出来ない。それはCPUのキャッシュメモリサイズに依存するからである。全てのメモリ・リードはキャッシュ・コヒーレンシ維持のため、CPUに対しキャッシュに最新データの有無を問い合わせる。例えばインテル系の32ビットCPUはキャッシュ・ライン・サイズは64バイトであるため、4Kバイトのメモリ・リードは全て64バイトの64個のメモリ・リードに分割される必要がある。
このように、トランザクション・レイヤは自デバイス内で都合の良いようにパケットを分割する。また、データを返す場合は、もとの要求サイズで返す必要はなく、分割したまま返信することも可能である（但し返す順序は入れ換えられない）。
トランザクション・レイヤは以下の4個のアドレス空間をサポートする。
- Memory 空間
- I/O 空間
- Configuration 空間
- Message 空間
前者3空間はPCIバス互換の空間である。Message空間は、従来サイドバンド信号で通知を行っていたもので、割り込み、電源制御などの通知に使用される。
[編集] データリンク・レイヤ
データリンク・レイヤは、トランザクション・レイヤと物理レイヤの中間に位置し、主にPCI Expressリンクの管理、エラー検出と訂正を担う。
送信側データリンク・レイヤは、トランザクション・レイヤから渡されたTLPをバイナリ値とし、データを保護するためのCRCを算出し、さらにTLPの授受を確認するためのシーケンス・ナンバを、TLPに付加して物理レイヤに渡す。 受信側ではCRCによるデータ化けチェックと、シーケンス・ナンバによるパケット欠落チェックを行う。
受信側でエラーを見つけた場合、送信側に再送を促すためにNAK (Not Acknowledge) パケットをエラー検出したTLPのシーケンス・ナンバと共に送信側に返す。正常にTLPを受信した場合は、同様にACK (Acknowledge) パケットを返す。 エラーによるパケットの再送機能もデータリンク・レイヤが受け持っており、NAKを受信した場合そのシーケンス・ナンバから全て送信し直すことになる。このため、一般的にデータリンク・レイヤ内には再送バッファが実装される。
データリンク・レイヤはTLPの送受信の他にも、DLLP (Data Link Layer Packet) と呼ばれる、データリンク・レイヤ同士でのみ情報の交換を行うパケットの送受信も行う。ACK、NACKパケットや、フロー制御に使用するバッファ・サイズ通知などもDLLPが使用される。
[編集] 物理レイヤ
物理レイヤは入出力バッファの制御回路、シリアル-パラレル/パラレル-シリアル変換回路、PLL、インピーダンス調整回路などから成る。
PCI Express 1.1での物理メディアは、2線,800mV差動で400ps単位でデータのドライブが行われる。送信、受信専用の信号を必要とする全二重方式であることから、x1の場合、実際には4本の信号が使用される。
PCI Express 1.1までは2.5GTpsでのデータ転送を行っているが、PCI Express 2.0では5.0GTpsで転送が行われている。さらに、PCI Expressをケーブルで接続するための仕様検討も行われている。 このように、物理レイヤは将来的により高速なメディアに置き換えられていくレイヤであり、このため物理レイヤとデータリンク・レイヤ間のインタフェースは特に規定されておらず各ベンダの実装依存となっている。
[編集] 物理形状
拡張カードの形状としてロープロファイルPCIに準じた狭いケースに収めることが可能な製品が出てき始めている。しかしこのカードの「規格」としては単なるPCI Expressカードとなっており、XTバス以来のブラケット形状をPCIが継承しその拡張としてロープロファイルPCIが存在した元でPCI Expressがその中に納まって使用されてきた経過から登場した製品と言える。
[編集] ピンアサイン
| ピン | Bサイド | Aサイド | コメント |
|---|---|---|---|
| 1 | +12V | PRSNT1# | カードが挿入されるとlowにプルダウンされる |
| 2 | +12V | +12V | |
| 3 | Reserved | +12V | |
| 4 | Ground | Ground | |
| 5 | SMCLK | TCK | SMBusとJTAGのピン |
| 6 | SMDAT | TDI | |
| 7 | Ground | TDO | |
| 8 | +3.3V | TMS | |
| 9 | TRST# | +3.3V | |
| 10 | +3.3Vaux | +3.3V | スタンバイ電源 |
| 11 | WAKE# | PWRGD | リンク再起動、パワーグッド |
| ノッチ | |||
| 12 | Reserved | Ground | |
| 13 | Ground | REFCLK+ | 基準クロック差動対 |
| 14 | HSOp(0) | REFCLK- | レーン0送信データ, + and − |
| 15 | HSOn(0) | Ground | |
| 16 | Ground | HSIp(0) | レーン0受信データ, + and − |
| 17 | PRSNT2# | HSIn(0) | |
| 18 | Ground | Ground | |
| 19 | HSOp(1) | Reserved | レーン1送信データ, + and − |
| 20 | HSOn(1) | Ground | |
| 21 | Ground | HSIp(1) | レーン1受信データ, + and − |
| 22 | Ground | HSIn(1) | |
| 23 | HSOp(2) | Ground | レーン2送信データ, + and − |
| 24 | HSOn(2) | Ground | |
| 25 | Ground | HSIp(2) | レーン2受信データ, + and − |
| 26 | Ground | HSIn(2) | |
| 27 | HSOp(3) | Ground | レーン3送信データ, + and − |
| 28 | HSOn(3) | Ground | |
| 29 | Ground | HSIp(3) | レーン3受信データ, + and − |
| 30 | Ground | HSIn(3) | |
| 31 | PRSNT2# | Ground | |
| 32 | Ground | Reserved | |
x1のスロットは18番ピンまでで終わり、x8やx16はこれをさらに伸ばしたものになる。
| グランドピン | 0V基準 |
|---|---|
| 電源ピン | PCIeカードに電力を供給する |
| 出力ピン | カードからマザーボードへの信号 |
| 入力ピン | マザーボードからカードへの信号 |
| オープンドレイン | 複数のカードによってプルダウンされ、かつ(または)感知される |
| センスピン | マザーボードによってプルアップされ、カードによってプルダウンされる |
| 予約 | 現在使用されておらず、接続してはならない |
[編集] 欠点
[編集] 相互接続性の問題
PCIバスでは、32ビットバスのデバイス/スロットと64ビットバスのデバイス/スロットの全ての組み合わせにおいて動作する事が保証されていた。しかしPCI Expressでは、例えばx16仕様のカードをx8仕様のスロットに差し込む事が物理的にできない[2]。
マザーボードによっては、x1/x4/x8コネクタのエッジに初めから切り欠きが設けられていてx16仕様のカードを挿入可能な製品もあるが（「エッジフリー」と呼ばれる）、カードの端子の物理的保護や上記の他の問題に関してはそのまま残ると思われる。(例:Intel DX58S0)
この問題に対する解決策の一つとしてアップルコンピュータのMac ProやIntel 3シリーズ以降及びAMD 7シリーズのマルチGPU対応チップセット搭載マザーボードが採用した実装があげられる（後述の利点を参照）。
[編集] 利点
PCI Expressの利点の一つとしてレーン数のフレキシビリティが挙げられる。即ち、カードエッジコネクタがx16形状でもx1モードで（規格上は）動作可能であり、またスロット形状がx16用だからといってx16通信である必要は無く、上記の相互接続の問題はあれ、上位の（すなわち長い）スロットに下位の（すなわち短い）カードエッジコネクタを挿す事は容易である。さらにはBIOS上もしくはOS上からチップセットのサポートレーン数を上限にユーザーが任意に振り分け出来るように設計することも可能である。
例：合計レーン数の上限を26としx16用の物理スロットが4つあったらば、それに対し
- x8 x1 x1 x16 (余り0)
- x4 x4 x1 x16 (余り1)
- x8 x1 x8 x8 (余り1)
- x4 x4 x8 x8 (余り2)
などといった複数の振り分け方を選択できるようにすることも可能である。尚、余剰レーンが出てもそれが未使用になること以上の不利益は無い。また、x16モードで動作するはずのスロットにx1専用カードを挿しても問題なく動作するようになっている。
つまり、スロットの規格は単にそのスロットに割り振れる（規格上の）レーン数上限を示すのみである。このことから、マザーボード設計者は使用するチップセットのサポートレーン数の範囲内で自由にスロット配置を設計することが可能である。
[編集] 脚注
- ^ PCI-SIG、PCI Express base specification 3.0完成をアナウンス
- ^ 端子レイアウト的には、x16仕様のカードをx8スロットに差し込んで使用可能だが、規格上物理層は実装依存のため、動作保証外である（カード側でサポートされていれば8xとして動作する）。エッジ・コネクタの物理的切断・コネクタの一部を削り取るという乱暴な手段を講じなければならない。
[編集] 関連項目
[編集] 外部リンク
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