iWarp

出典: フリー百科事典『ウィキペディア(Wikipedia)』
移動: 案内検索

iWarpは、インテルカーネギーメロン大学 (CMU) の共同プロジェクトとして開発された実験的な並列スーパーコンピュータである。 プロジェクトは、CMUのWARP英語版研究プロジェクトの後継として、ひとつのマイクロプロセッサ並列計算に必要な機能(メモリと通信機能)を内蔵することを目標として1988年に始まった。そういう意味では、iWarpはトランスピュータnCUBEに非常によく似ている[1]

インテルは1989年にiWarpシステムを製品として発表した。最初の試作品はカーネギーメロン大学に1990年夏に納入され、秋には64セルの製品版が、1991年には追加の2台が納入されている。1992年夏にはインテル内にスーパーコンピューティングシステム部門が創設され、iWarpはiPSC英語版製品とマージされひとつのシリーズとされた。インテルはiWarpを製品として残したが、積極的なマーケティングはやめた[2]。現在は製造されていない。

iWarpの各CPUは20MHzで動作し、32ビットALU64ビットFPUを備えている。単純なパイプライン構造で1サイクルに1命令を実行するので、性能は 20MIPSである(浮動小数点単精度で20MFLOPS倍精度で10MFLOPS)[3][4]。通信はチップ上の別ユニットで制御され、40MB/sの4本のシリアルチャネルを装備している。このチャネルはハードウェアで20本の仮想チャネルとして扱うことが可能(INMOS T9000 に追加された機能と類似)。

CPUは基板上にメモリと共に実装されるが、インテルは高速で高価なSRAMを使った。ひとつの基板には4つのCPUと512K~4Mバイトのメモリが実装される。

iWarpでは ハイパーキューブではなくN×Mのトーラス型のネットワークでノードを接続した。典型的なシステムでは64個のCPUが 8×8のトーラスを構成している。この構成で最高 1.2GFLOPSを記録している。

iWArpプロジェクトを指揮したアーキテクトはジョージ・コックスである。スティーブン・マクギーディ英語版(後のマイクロソフト副社長で、反トラスト法違反の裁判で証人として出廷したことがある)は、iWarpが完成する以前から使用可能な革新的な開発環境を作った。これはノードに対応するサン・マイクロシステムズのワークステーションをLAN上で相互接続し、iWarpのノード間通信プロトコルをソケット上でシミュレートしたものである。チップレベルのシミュレータではないが、並列ソフトウェア開発のスタート地点としては役立った。

iWarp向けにはCとFORTRANのコンパイラが開発されている。まずAT&TのUNIX向け pcc コンパイラがインテルとの契約に基づいて移植され、その後インテルが独自に修正・拡張を施した[5]

脚注[編集]

  1. ^ Encyclopedia of Parallel Computing, Padua, David (Ed.), 2011, ISBN 978-0-387-09765-7
  2. ^ Thomas Gross and David R. O'Hallaron. iWarp: anatomy of a parallel computing system, MIT Press, Cambridge, MA, 1998.
  3. ^ Shekhar Borkar, Robert Cohn, George Cox, Sha Gleason, and Thomas Gross. iWarp: an integrated solution of high-speed parallel computing, Proceedings of the 1988 ACM/IEEE conference on Supercomputing, p.330-339, November 12-17, 1988.
  4. ^ Intel Corp. iWarp Microprocessor (Part Number 318153), Hillsboro, Oregon, 1991. Technical Information, Order Number 281006.
  5. ^ Ali-Reza Adl-Tabatabai, Thomas Gross, Guei-Yuan Lueh and James Reinders. Modeling Instruction-Level Parallelism for Software Pipelining. In Proceedings of the IFIP WG10.3 Working Conference on Architectures and Compilation Techniques for Fine and Medium Grain Parallelism, Orlando, FL, pages 321-330.

関連項目[編集]

外部リンク[編集]